[VHDL编程] RS232

说明：用verilog编写的RS232串口通信源码，大家可以参考一下哈哈哈。希望大神指正-Verilog prepared using RS232 serial communication source code, we can refer to Ha ha ha. Great God hope corrected
<陈建祥> 在 2025-01-29 上传 | 大小：491kb | 下载：0

[VHDL编程] mig_7series_v1_9

说明：DDR3控制器源码，针对XilinxFPGA的DDR3控制器的源码，已经验证通过。-DDR3 Controller，complete DDR3 controll，have pass verificaion.
<李> 在 2025-01-29 上传 | 大小：33.97mb | 下载：0

[VHDL编程] pcie_7x_v1_9

说明：PCIE控制器，FPGA实现PCIE通讯，速率高达5Gbps每个通道。-PCIT Controller ，Which speed up to 5G per lane
<李> 在 2025-01-29 上传 | 大小：603kb | 下载：0

[VHDL编程] uart_rx

说明：UART 接收模块，UART底层模块，实现各种波特率的uart接收-UART receive module，complete all Baud rate transfer receive。
<李> 在 2025-01-29 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：UART 发送模块，UART底层的发送块，包含起始位，数据位，校验位，验证通过-UART transmit module，contain start bit，data bit，check bit. have passed verification
<李> 在 2025-01-29 上传 | 大小：1kb | 下载：0

[VHDL编程] floatadd

说明：32位浮点数加法，使用的语言是verilog。其中包括的是工程中的v文件。-32-bit floating-point addition, the use of language is verilog. Including is v of the engineering documents.
<小王> 在 2025-01-29 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDLstopwatch

说明：采用vhdl硬件描述语言实现的秒表计时器程序源码及顶层电路设计图，实现了计时器，数码管显示，按键控制及蜂鸣器等功能-Using VHDL hardware descr iption language to realize the stopwatch timer program source code and top-level circuit design, the timer, digital tube display, contro
<林之钊> 在 2025-01-29 上传 | 大小：212kb | 下载：0

[VHDL编程] MFSK.vhd

说明：多进制数字频率合成系统VHDL程序,包含2进制、16进制。-Multi-band digital frequency modulation (MFSK) system VHDL program
<张朝阳> 在 2025-01-29 上传 | 大小：1kb | 下载：0

[VHDL编程] 111

说明：FPGA virtex5 串口通信并点亮LED灯显示-FPGA virtex5 serial communication and turn on the LED light display
<段家诺> 在 2025-01-29 上传 | 大小：2kb | 下载：0

[VHDL编程] adc.v

说明：this an adc interface verilog code-this is an adc interface verilog code
<chester> 在 2025-01-29 上传 | 大小：2kb | 下载：0

[VHDL编程] AD_24bit_Group_25_CYC4

说明：高精度24位ADC时钟配置和数据读取程序，基于Altera cyclone IV EP4CE22F17C6N-High-precision 24-bit ADC clock configuration and data reading program, based on Altera cyclone IV EP4CE22F17C6N
<庆哥哥> 在 2025-01-29 上传 | 大小：7.29mb | 下载：0

[VHDL编程] crcmodule

说明：这是一个FPGA的VHDL 高效CRC校验代码-This is an efficient FPGA-VHDL code for the CRC
<庆哥哥> 在 2025-01-29 上传 | 大小：8kb | 下载：0