[VHDL编程] flowled

说明：FPGA开发入门的Verilog HDL程序---流水灯,真实可用，验证通过，工程环境为Altera Quartus -FPGA development of Verilog HDL entry procedures- water lights, the real available, authentication is passed, the project environment for Altera Quartus
<renyong0801> 在 2024-11-20 上传 | 大小：189kb | 下载：0

[VHDL编程] liangzhu

说明：FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用，验证通过，工程环境为Altera Quartus II -Introduction to the Verilog HDL FPGA development process 2 --- Butterfly music player, the real available, verified by the project environment for the
<renyong0801> 在 2024-11-20 上传 | 大小：294kb | 下载：0

[VHDL编程] 219encode

说明：（219）卷积编码的verilog hdl源代码,很有用的啊,-(219) convolutional coding verilog hdl source code, very useful, ah,
<骆军> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] LOCK

说明：以QuatusⅡ为平台，采用VHDL语言实现数字密码锁的功能，可以仿真实现。-To Quatus Ⅱ as a platform, the use of VHDL language digital code lock function, you can realize simulation.
<cheng sonja> 在 2024-11-20 上传 | 大小：183kb | 下载：0

[VHDL编程] yueshushejixilinx

说明：约束设计xilinx培训资料，约束设计xilinx培训资料-Xilinx Constraints design training materials, training materials bound Xilinx design
<aaa> 在 2024-11-20 上传 | 大小：721kb | 下载：0

[VHDL编程] s3esk_microblaze_lcd

说明：
<陈泽涛> 在 2024-11-20 上传 | 大小：4.84mb | 下载：0

[VHDL编程] s3esk_authentication

说明：基于spartan3e的串口调试和检测程序,可直接烧写,检测结果将同时通过LCD显示出来-Price coverlet spartan3e cavity back试Rui Qin versed in the most序Master collapse, putting直undress烧写, ulcer Master Fu Wei other filthy时Services Toru LCD显striped understand emban
<陈泽涛> 在 2024-11-20 上传 | 大小：3.54mb | 下载：0

[VHDL编程] EP1C6_EP1C12_SCH

说明：EP1C6_EP1C12核心板原理图，方便自己动手做板学习FPGA-EP1C6_EP1C12 core board schematics, do-it-yourself to do to facilitate learning FPGA board
<Aaron Liu> 在 2024-11-20 上传 | 大小：50kb | 下载：0

[VHDL编程] FPGA

说明：ＦＰＧＡ设计中的一些经典例子对学习ＦＰＧＡ的人会有帮助-FPGA design of some of the classic examples of people learning FPGA would be helpful
<张新立> 在 2024-11-20 上传 | 大小：1.22mb | 下载：0

[VHDL编程] single

说明：verilog 我自己写得按单脉冲发生器，通过了综合和仿真，和频率可变的正弦波发生器，-verilog I write by a single pulse generator, through the synthesis and simulation, and variable frequency sine wave generator,
<潘见> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] mult

说明：移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘
<良芯> 在 2024-11-20 上传 | 大小：127kb | 下载：0

[VHDL编程] urisc

说明：URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器，也包括用来完成数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列，以决定何时进行何种数据运算。控制单元要从数据单元得到条件信号，以决定继续进行那些数据运算，数据单元要产生输出信号，数据运算状态等有用信息。-URISC processor by the data unit and control unit. Data unit includ
<良芯> 在 2024-11-20 上传 | 大小：2kb | 下载：0