[VHDL编程] AD_sampling

说明：基于Verilog的AD采样FPGA程序,如果使用的话，FPGA接口重新设置即可-AD Sampling verilog program that is based on FPGA，if used，the IO Pins of FPGA should be redifined
<wang huajia> 在 2024-11-20 上传 | 大小：2.12mb | 下载：0

[VHDL编程] bishe3

说明：以复杂可编程逻辑器件(CPLD)为核心的新型通用数字触发器-Based on complex programmable logic device (CPLD) as the core of the new universal digital trigger
<侯伟丹> 在 2024-11-20 上传 | 大小：1.1mb | 下载：0

[VHDL编程] verilog-led

说明：此程序是Verilog语言编写的一个流水灯程序，简单易行-This program is written in Verilog language a light water program, simple and feasible
<何鹏才> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] PIPELINE

说明：（包含详细说明文档和简单汇编转机器码翻译器）五级流水线实现MIPS指令集（30条）含异常处理。结构采用多分支预测结构（基于历史的动态分支预测）-(Contains detailed documentation and compilation turn simple machine code translator) five pipelined MIPS instruction set (30) with exception handli
<yuxueru> 在 2024-11-20 上传 | 大小：1.11mb | 下载：1

[VHDL编程] uart_top

说明：FPGA verilog hdl UART232 工程及相关源程序，可直接使用-FPGA verilog hdl UART232 project and source code use it directly
<zhaoyulong> 在 2024-11-20 上传 | 大小：3.18mb | 下载：0

[VHDL编程] top_hwx

说明：quartus 红外遥控接收解码工程以及相关代码。可直接使用-quartus ii hwx project and source code 毛can be directly used
<zhaoyulong> 在 2024-11-20 上传 | 大小：3.26mb | 下载：0

[VHDL编程] CacheFromScratchFinalWeek_ise12migration

说明：VHDL implementation of an 8-bit multilevel cache. Produces timing diagrams when run on a suitable IDE such as Xilinx.
<Josh> 在 2024-11-20 上传 | 大小：803kb | 下载：0

[VHDL编程] VGA

说明：quartus ii verilog hdl 实现VGA时序及显示的工程和源程序 -quartus ii verilog hdl vga timing project and source code
<zhaoyulong> 在 2024-11-20 上传 | 大小：54kb | 下载：0

[VHDL编程] PCF8563

说明：quartus ii 实时时钟pcf8563工程及源码 Verilog hdl 实现iic总线-quartusii realtime pcf8563 project and code and IIC verilog hdl
<zhaoyulong> 在 2024-11-20 上传 | 大小：73kb | 下载：0

[VHDL编程] I2C_contrl_LED

说明：I2C的top文件，是按照标准的I2C协议编写的，已通过调试，放心使用-I2C s top document is written in accordance with standard I2C protocol has been through debugging, ease of use
<张猛> 在 2024-11-20 上传 | 大小：9kb | 下载：0

[VHDL编程] sync_fifo

说明：同步fifo实现代码，包括的参数：数据宽度、fifo深度、地址宽度；状态信息包括：full, empty。-verilog RTL code which implement a synchronous FIFO function with data width, fifo depth, address pointer width parameterized.
<BaiLi> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] license_ISE_11_to_12_AVNET-yyy

说明：ise11.1的license，包括了fifo等IP核，谢谢大家的光顾。-ise11.1‘s license which provided some ip like fifo.
<yyy> 在 2024-11-20 上传 | 大小：467kb | 下载：0