[VHDL编程] asyn_fifo

说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write
<jodyql> 在 2025-01-21 上传 | 大小：635kb | 下载：0

[VHDL编程] mpi

说明：MPI接口就是CPU和逻辑之间通信的一个接口，一般使用总线方式，总线一般有两种标准，一种是MOTO模式，另外一种是intel模式。本资料包含verilog程序以及说明-MPI interface is an interface for communication between the CPU and logic, the general way of using the bus, the bus there are two stand
<jodyql> 在 2025-01-21 上传 | 大小：120kb | 下载：0

[VHDL编程] DIFF

说明：DIFF是比较两个数中相同的数字，然后输出一个相同的个数为5bit，输出vld标志。包含程序及说明-DIFF comparing two numbers is the same number, and an identical number of outputs 5bit, output vld flag. Contains the procedures and instructions
<jodyql> 在 2025-01-21 上传 | 大小：363kb | 下载：0

[VHDL编程] flow_proc

说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。此程序就是verilog的实现 -In the pipeline structure is complex logic case, through the sub-stack, the complex logic into a plurality of blocks of a re
<jodyql> 在 2025-01-21 上传 | 大小：224kb | 下载：0

[VHDL编程] zhl

说明：　 设计一个跑马灯控制器，能够根据外部的拨码开关进行速度控制。在速度控制的基础上，根据外部开关变换跑马灯显示方式。-Design a Marquee controller speed can be controlled according to the external DIP switches. On the basis of the speed control, according to the display mode chang
<> 在 2025-01-21 上传 | 大小：369kb | 下载：0

[VHDL编程] 32bit_add

说明：32位进位选择加法器 用四位先行进位加法器扩展成32位二进制加法器-32 carry select adder Used four carry-lookahead adder extended to 32-bit binary adder
<xdx> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] SRC

说明：设计一个32位MIPS多周期微处理器 算数指令：ADD/ADDU/SUB/SUBU/ADDI/ADDIU 逻辑指令 移位指令 条件分支指令 无条件分支指令 数据传送指令-Design a 32-bit MIPS microprocessor multi-cycle arithmetic instructions: ADD/ADDU/SUB/SUBU/ADDI/ADDIU logic instructions sh
<xdx> 在 2025-01-21 上传 | 大小：20kb | 下载：0

[VHDL编程] lpc_ctrl

说明：LPC协议功能实现模块，能够完成读，写等操作-lpc control module
<logilas> 在 2025-01-21 上传 | 大小：1kb | 下载：1

[VHDL编程] vhdl-examples

说明：vhdl实例，包括vhdl的基本语法，还有众多触发器、状态机和一个小游戏的实现，是学习vhdl的绝好资料！-vhdl examples, including basic grammar vhdl, there are many triggers, the state machine and a small game to achieve, is to learn vhdl excellent information!
<whw> 在 2025-01-21 上传 | 大小：53kb | 下载：0

[VHDL编程] LS138_Decoder

说明：例子是一个用VHDL硬件描述语言设计的一个38译码器的代码，FPGA芯片是Aalert EPC4.-Example is a VHDL hardware descr iption language a 38 decoder design code, FPGA chip is Aalert EPC4.
<金吉泉> 在 2025-01-21 上传 | 大小：1.22mb | 下载：0

[VHDL编程] example_vga_1

说明：这个代码时用全志FPGA开发板写的，语音用的是veiloge,功能是用FPGA实现VGA接口硬件连接的实验，FPGA芯片为ALTER EPC4-When this code is used to write full blog FPGA development board, the voice used is veiloge, function experiments using FPGA VGA interface hardware
<金吉泉> 在 2025-01-21 上传 | 大小：7.89mb | 下载：0

[VHDL编程] spdif_verilog

说明：数字音频接口spdif ip core，verilog语言编写，带有testbench-spdif verilog ip core
<jerry> 在 2025-01-21 上传 | 大小：12kb | 下载：1