[VHDL编程] Quartus10.0pojie

说明：licence.dat证书，用于quartus10.0的破解文件-licence.dat certificate for quartus10.0 the crack file
<liuweiwang> 在 2025-02-06 上传 | 大小：2.38mb | 下载：0

[VHDL编程] uart

说明：UART模块的verilog代码，经过测试，能够实现正常的接收和发送功能。-Verilog code for UART module has been tested, it is able to achieve normal receive and transmit functions.
<郭俊杰> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] gps_code_gene

说明：GPS信号C/A码生成器，能够实现gps接收机中c/a码的剥离。-GPS signal C/A code generator is able to achieve a GPS receiver C/code peeled.
<郭俊杰> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] doorlock.rar

说明：门锁 状态机 verilog 适用于digilent NEXYS2开发板,doorlock state machine verilog applied to digilent NEXYS2 board
<占建> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] uC_interface

说明：IIC总线微控制器的接口RTL代码（verilog）-the verilog code of IIC Uc_interface
<马凯英> 在 2025-02-06 上传 | 大小：3kb | 下载：0

[VHDL编程] assg-2-2-code-converter

说明： CODE CONVERTER IN VHLD ,Binary to Gray using structural modelling of XOR Gate
<milind> 在 2025-02-06 上传 | 大小：20kb | 下载：0

[VHDL编程] assg-8-(barrel-shifter)-final

说明： Barrel shifter IN VHLD , using structural modelling
<milind> 在 2025-02-06 上传 | 大小：128kb | 下载：0

[VHDL编程] assg-5-(serial-bit-adder)

说明：4 bit adder using four full adder’s structural modeling style
<milind> 在 2025-02-06 上传 | 大小：64kb | 下载：0

[VHDL编程] miaobiao

说明：用VHDL语言实现对FPGA的程序编写，实现秒表功能。-Using VHDL FPGA program written stopwatch function.
<秦丽媛> 在 2025-02-06 上传 | 大小：364kb | 下载：0

[VHDL编程] jiafaqi

说明：用VHDL语言实现对FPGA的程序编写，实现加法器功能。-FPGA program written using VHDL adder function.
<秦丽媛> 在 2025-02-06 上传 | 大小：218kb | 下载：0

[VHDL编程] liushuideng

说明：应用VHDL语言实现FPGA的编程，实现流水灯功能。-Application VHDL language for FPGA programming, light water feature.
<秦丽媛> 在 2025-02-06 上传 | 大小：235kb | 下载：0

[VHDL编程] anjianshumaguan

说明：应用VHDL语言实现对FPGA的程序编写，实现按键数码管的功能。-Using VHDL language to write FPGA procedures to achieve the key function of the digital tube.
<秦丽媛> 在 2025-02-06 上传 | 大小：88kb | 下载：0