[VHDL编程] Sinusoidal-signal-generator-design

说明：正弦信号发生器设计，简单组合电路的设计，多层次电路设计-Sinusoidal signal generator design，Simple combinational circuit design, multi-level circuit design
<JACK> 在 2025-03-02 上传 | 大小：5kb | 下载：0

[VHDL编程] RS232

说明：该代码实现了根据RS232协议发送、接收数据的功能。该模块可以移植到任何使用该协议的FPGA。-The code based on RS232 protocol to send and receive data. The module can be ported to any FPGA that uses the protocol.
<张明> 在 2025-03-02 上传 | 大小：3kb | 下载：0

[VHDL编程] DDS-Based-on-VHDL

说明：论文研究并设计了一种基于硬件描述语言 VHDL 的直接数字频率合成器。-Thesis and design of a hardware descr iption language VHDL-based direct digital frequency synthesizer.
<zhuimeng> 在 2025-03-02 上传 | 大小：1.68mb | 下载：0

[VHDL编程] EDK_exp

说明：Xilinx 全新ISE13.4 EDK设计example-EDK design example code of Xilinx ISE13.4
<ah> 在 2025-03-02 上传 | 大小：11.5mb | 下载：0

[VHDL编程] S3DSP_PS2_LCD_TEST

说明：FPGA LCD test code in VHDL.
<priya> 在 2025-03-02 上传 | 大小：805kb | 下载：0

[VHDL编程] S3DSP_PROM-TEST

说明：FPGA PROM test code in VHDL.
<priya> 在 2025-03-02 上传 | 大小：89kb | 下载：0

[VHDL编程] vhdl

说明：十六路彩灯控制系统，毕业设计相同题目的兄弟姐妹们可以参考一下-Sixteen path lights control system
<夏天宇> 在 2025-03-02 上传 | 大小：1kb | 下载：0

[VHDL编程] 46-tingji

说明：: The operation of this program by the IIC protocol DAAD chip, read the potentiometer voltage through the LCD display and analog output, LED brightness gradient directions
<zouxuan01> 在 2025-03-02 上传 | 大小：10kb | 下载：0

[VHDL编程] NIOS_IIuart_program

说明：对于初学者是很好的资料，教你如何从串口来熟悉nios ii。-NIOS II Step by Step7 uart raw program and Nios II Device architecture
<陈德光> 在 2025-03-02 上传 | 大小：186kb | 下载：0

[VHDL编程] fpga-ir-image-processor

说明：基于FPGA的直方图投影增强算法主要讲述的是红外的图像处理算法。很有借鉴意义。-Abstract：Amid uFPA therrnal imaging equipment，to obtain clear infrared image，people need to ve hetemgeneity adjust and Blind Pixels fil1 t0 f0cal plane device．
<陈德光> 在 2025-03-02 上传 | 大小：179kb | 下载：0

[VHDL编程] OFDM_code

说明：ofdm implementation in Verilog
<Bashir> 在 2025-03-02 上传 | 大小：6.21mb | 下载：0

[VHDL编程] fenpinqisheji

说明：设计的是一个带复位的分频器，输入时钟为60MHz，输出时钟为7.5MHz。经过quartusII仿真过了的-The design is a reset of the divider, the input clock is 60MHz, the output clock is 7.5MHz. After quartusII simulation over the
<黄宏> 在 2025-03-02 上传 | 大小：53kb | 下载：0