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[VHDL编程] jishuqizhouqixingxieshixu
说明:利用计数器控制状态变更产生周期性写时序,50MHz的晶振频率,可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲,意味着20000个时钟为一个大循环,换成二进制,需要15位的计数器,计到19999强制归零。 不可能产生30ms的准确写宽度,最小只能用两个周期产生40ms宽的写脉冲。-The Cong ℃ of the LIU ╃ using Counters ㄦ with Liu chop Yan G<黄宏> 在 2025-03-02 上传 | 大小:27kb | 下载:0
[VHDL编程] verilog_behavioral_modeling
说明:Verilog behavioral modeling<big_lion> 在 2025-03-02 上传 | 大小:48kb | 下载:0
[VHDL编程] NIOS_SMG_LED_TIMER
说明:FPGA中的定时器,数码管,显示。nios ii中的一个简单例程,简单-The paper describes the FPGA timer, digital tube, display. Nios ii of a simple routines, simple<战天> 在 2025-03-02 上传 | 大小:4.94mb | 下载:0
[VHDL编程] curso_verilog
说明:es un curso de verilog un lenguaje de programacion para programar fpgas<born128> 在 2025-03-02 上传 | 大小:115kb | 下载:0
[VHDL编程] communication_task
说明:这是一个C语言编写的工程文件,希望对你会有所帮助!-This is a C language project files, and hope you will help!<zhou> 在 2025-03-02 上传 | 大小:205kb | 下载:0