[VHDL编程] alu

说明：16位RISC CPU的ALU，使用VHDL编写-16-bit RISC CPU
<李斌> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] jiaotongdeng

说明：交通灯VHDL设计，所有程序和顶层逻辑图都有，编译已通过，管脚分配可按实际分配-VHDL design of traffic lights, all the procedures and have a top-level logic diagram, the compiler has passed, according to the actual distribution of pin allocation
<zhang> 在 2024-11-17 上传 | 大小：229kb | 下载：0

[VHDL编程] VHDLex

说明：这些是VHDL的一些实用例子，希望合适大家使用-These are some practical examples of VHDL, I hope the appropriate use of U.S.
<宋春胜> 在 2024-11-17 上传 | 大小：165kb | 下载：0

[VHDL编程] AD9826.vhd

说明：驱动AD9826的VHDL程序，经测试可以成功驱动-AD9826 driver of VHDL procedures, have been tested successfully drive
<wuchao> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 4_COMP

说明：使用硬件实现,效率较高的乘法器,通过FPGA验证的-The use of hardware implementation, the efficiency of the higher multiplier, through the FPGA verification
<hwg> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ethernet_tri_mode_rtl.tar

说明：verilog实现的异步UART代码，包括发送模块、接收模块，波特率可配置，另附PC机的c代码-Verilog realize asynchronous UART code, including the transmission module, receiver module, the baud rate can be configured, an additional PC-c code
<> 在 2024-11-17 上传 | 大小：38kb | 下载：0

[VHDL编程] ADDER

说明：经过精心设计的加法器的代码，并在FPGA硬件平台实现和验证过的-Meticulously designed adder code, and FPGA hardware platform and tested
<hewg> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] COMP

说明：经过精心设计的比较器的代码，并在FPGA硬件平台实现和验证过的-Meticulously designed comparator code, and FPGA hardware platform and tested
<hewg> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：经过精心设计的除法器的代码，并在FPGA硬件平台实现和验证过的-Meticulously designed divider code, and FPGA hardware platform and tested
<hewg> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ellipf

说明：经过精心设计的滤波器的代码，并在FPGA硬件平台实现和验证过的-Carefully designed filter code, and FPGA hardware platform and tested
<hewg> 在 2024-11-17 上传 | 大小：5kb | 下载：0

[VHDL编程] shiftreg

说明：经过精心设计的移位器的代码，并在FPGA硬件平台实现和验证过的-Meticulously designed shifter code, and FPGA hardware platform and tested
<hewg> 在 2024-11-17 上传 | 大小：8kb | 下载：0

[VHDL编程] an-103005-vgagen

说明：an-103005-vgagen.zip是一个VGA显示控制器，是verilog HDL 编制的-an-103005-vgagen.zip is a VGA display controller, is prepared by verilog HDL
<李斌> 在 2024-11-17 上传 | 大小：391kb | 下载：0