[VHDL编程] pie_encode

说明：符合EPC C1G2协议的 数字基带 PIE编码模块源代码-The agreement with EPC C1G2 digital baseband PIE coding module source code
<黄巾> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_gen

说明：符合EPC C1G2协议的 数字基带 全局同步时钟产生模块源代码-The agreement with EPC C1G2 digital baseband global synchronous clock produces module source code
<黄巾> 在 2025-03-04 上传 | 大小：2kb | 下载：0

[VHDL编程] crc

说明：crc校验模块verilog源代码，符合EPC C1G2协议-The agreement with EPC C1G2 digital baseband crc verify module source code
<黄巾> 在 2025-03-04 上传 | 大小：2kb | 下载：0

[VHDL编程] clock-design-verilog-Fpga

说明：verilog设计的计时表，数字电路设计，FPGA-using verilog design watch, digital circuit design, FPGA
<Nee> 在 2025-03-04 上传 | 大小：1.46mb | 下载：0

[VHDL编程] gau66

说明：高斯算法方面的文档，非常详细的设计流程，真的很不错哦，有机会合作-Gaussian algorithm documentation, very detailed design process, really good, oh, there are opportunities for cooperation.
<luogui> 在 2025-03-04 上传 | 大小：1.5mb | 下载：0

[VHDL编程] pixel_mat

说明：像素更新的文档，主要用于高斯应用的场合，非常的稳定，而且设计方面时钟非常好-Pixels updated documentation for the occasion of the Gaussian application is very stable and very good design clock..
<luogui> 在 2025-03-04 上传 | 大小：342kb | 下载：0

[VHDL编程] GM00

说明：属于高斯算法的顶层文件，包含了很多的模块，以及噪声的消除等，把算法的流程很清楚的列出来-Gaussian algorithm for top-level file contains a lot of modules, as well as noise cancellation, the process of the algorithm clearly listed..
<luogui> 在 2025-03-04 上传 | 大小：10kb | 下载：0

[VHDL编程] rite

说明：GUSS算法里面的读模块的程序，非常的有价值的哦，合适开发组的利用，可以修改成别的模块功能-The procedures of the the GUSS algorithm inside of the read module, very valuable, the use of appropriate development group can be modified into other module functions.
<luogui> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] writ

说明：GUSS里面的读模块，具有非常高的利用价值，主要就是几个参数的读更新以及输出。-Inside the GUSS read module, has very high use value, is the main parameters and output read update
<luogui> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] UARTNUMBER

说明：通过通讯控制数码管显示。以成功应用到项目中。通过S7200的自由协议发送要显示的数据到单片机中来控制4位数码管的显示。-Through the communication control digital tube display. With the successful application to the project. Through the S7200 free protocol to send data to be displ
<wym> 在 2025-03-04 上传 | 大小：54kb | 下载：0

[VHDL编程] CLK_DIV

说明：verilog HDL写的时钟通用计数分频程序，设置系统时钟，并根据目标时钟，设置分频系数即可得到目标时钟。已实际测试可用。-verilog HDL write clock common procedures for the count and divide, set the system clock, and the root According to the target clock, set the frequency di
<fightsea> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA-codes

说明：无线通信FPGA设计一书中的源代码，包括matlab程序和FPGA初学者-codes of wireless communiction based on FPGA
<李永涛> 在 2025-03-04 上传 | 大小：191kb | 下载：0