[VHDL编程] Digital-storage-oscilloscope

说明：电赛 练习题目 数字存储示波器 FPGA实现-The CECW practice the subject of digital storage oscilloscope FPGA implementation
<费翔> 在 2025-03-04 上传 | 大小：4.46mb | 下载：0

[VHDL编程] 2011-diansai-E

说明：2011年 电赛 E题 简易数字信号传输性能分析仪FPGA信号发生部分 包括m序列，伪随机序列，曼彻斯特编码 程序 和单片机部分程序-2011 CEC E title simple digital signal transmission performance analyzer FPGA signal part of the program and single-chip part of the program
<费翔> 在 2025-03-04 上传 | 大小：6.55mb | 下载：0

[VHDL编程] huanjima

说明：詳細介紹卷積碼的好文章，並且利用FPGA實現，不可錯過呀-Details of convolutional codes of good articles, and FPGA implementation, not to be missed
<李扬> 在 2025-03-04 上传 | 大小：113kb | 下载：0

[VHDL编程] System_Demons

说明：0.最简单的SystemC程序：hello, world. 1.用SystemC实现D触发器的例子，同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v（verilog代码）翻译过来的。 3.如何在SystemC中实现延时（类似verilog中的#time）的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了p
<sdd> 在 2025-03-04 上传 | 大小：520kb | 下载：0

[VHDL编程] FPGA_27demos

说明：基于fpga的一些基本实例，实用性高，模块可直接应用-Some of the basic instance based on fpga, practicability, module can be used directly
<张志勇> 在 2025-03-04 上传 | 大小：1.22mb | 下载：0

[VHDL编程] baoshi

说明：（1）当计时器运行到59分49秒开始报时，每名叫1s就停叫1s，共鸣叫6响，前5响为低音，频率为740Hz；最后一响为高音，频率为1KHz； （2）至少要有分秒显示。 -(1) when the timer operation to 59 49 seconds to strike the start point, each named 1 s stop call 1 s, resonance that six ring, bef
<郭慧> 在 2025-03-04 上传 | 大小：38kb | 下载：0

[VHDL编程] guangbobaoshi

说明：（1）当计时器运行到59分49秒开始报时，每名叫1s就停叫1s，共鸣叫6响，前5响为低音，频率为740Hz；最后一响为高音，频率为1KHz； （2）至少要有分秒显示-) when the timer operation to 59 49 seconds to strike the start point, each named 1 s stop call 1 s, resonance that six ring, before 5
<郭慧> 在 2025-03-04 上传 | 大小：38kb | 下载：0

[VHDL编程] Quick51jump

说明：quick51基本跳线设置表，用于基础quick51开发环境跳线设置-quick51 jump
<王正> 在 2025-03-04 上传 | 大小：13kb | 下载：0

[VHDL编程] FPL2010_v20100901_publicado

说明：Rapid Prototyping of Radiation-Tolerant Embedded Systems on FPGA.
<fangjiali> 在 2025-03-04 上传 | 大小：573kb | 下载：0

[VHDL编程] clock

说明：实现数字电子时钟功能，包括时，分，秒，可显示-Implemented digital electronic clock function, including, points, seconds, can show
<张扬> 在 2025-03-04 上传 | 大小：1.42mb | 下载：0

[VHDL编程] channel_fir

说明：用于无线通信数字基带的信道选择滤波器，verilog代码-Used for wireless digital baseband channel selection filter, verilog code
<黄巾> 在 2025-03-04 上传 | 大小：4kb | 下载：0

[VHDL编程] vhdl

说明：用vhdl语言实现的电子时钟加闹铃，程序结构紧凑，由于FPGA的时钟很快，所以时钟非常准确-Electronic clock and alarm, vhdl language program structure is compact, very quickly due to the FPGA clock, the clock is very accurate
<蔡国峰> 在 2025-03-04 上传 | 大小：179kb | 下载：0