[VHDL编程] jpeg_mpeg_264_src

说明：最完整的jpeg/mpeg4/h.264 verilog hdl 源码集合-The most complete collection of jpeg/mpeg4/h.264 verilog hdl source
<何中求> 在 2025-03-13 上传 | 大小：21.38mb | 下载：0

[VHDL编程] stopwatch_verilog

说明：数字跑表 verilog语言设计有开始 有暂停 顺序计数-stopwatch verilog
<董福> 在 2025-03-13 上传 | 大小：15kb | 下载：0

[VHDL编程] 60-seconds-stopwatch--0.1S

说明：60秒秒表设计 精确到0.1秒 有开始，有暂停 又终止-60 seconds stopwatch verilog
<董福> 在 2025-03-13 上传 | 大小：4kb | 下载：0

[VHDL编程] stopwatch---60s

说明：60秒stopwatch verilog语言编写 又开始位 有暂停位 有终止位-60s stopwatch verilog
<董福> 在 2025-03-13 上传 | 大小：3kb | 下载：0

[VHDL编程] stopwatch-programmer-

说明：秒表 stopwatch verilog语言编写-stopwatch verilog
<董福> 在 2025-03-13 上传 | 大小：3kb | 下载：0

[VHDL编程] 60s-StopWatch--verilog

说明：stopwatch 60s计数 精确到0.1秒 verilog语言编写-stopwatch verilog
<董福> 在 2025-03-13 上传 | 大小：573kb | 下载：0

[VHDL编程] generator.new

说明：AVR DDS Generator. It designed for AtMega16 or similar. It can generate Sinus, Saw, Square and triangle.
<Martin Valensky> 在 2025-03-13 上传 | 大小：227kb | 下载：0

[VHDL编程] UART_IF

说明：该源代码实现通用串行接口接收发送。把串行接口的数据转换成总线数据流。便于进一步对数据处理。-The source code achieve universal serial interface receive and send. The serial interface of data transfer into bus data flow. Facilitate further on data processing.
<周鑫> 在 2025-03-13 上传 | 大小：150kb | 下载：0

[VHDL编程] luan-van

说明：design calculator using verilog
<Nick> 在 2025-03-13 上传 | 大小：10kb | 下载：0

[VHDL编程] Verilog-HDL

说明：如果你还没有找到一个合适的学习HDL的信息,然后看看文件。可能帮你做得很好-If you have not found a suitable learning HDL information, then look at the document it. Might help you to do well
<苏华强> 在 2025-03-13 上传 | 大小：3mb | 下载：0

[VHDL编程] FPGA-chuankoutongxin

说明：实现fpga的串口通信，采用自顶向下的设计方法设计异步串口的ip核-Fpga implementation of serial communication, use of top-down design methods for asynchronous serial ip nuclear
<李> 在 2025-03-13 上传 | 大小：23.06mb | 下载：0

[VHDL编程] 1

说明：高频电子技术的仿真实验包括：LC选频。AM,FM,DSB,SSB的调制。利用EWB仿真-High-frequency simulation of electronic technology, including: LC frequency selection. AM, FM, DSB, SSB modulation. EWB simulation using
<张> 在 2025-03-13 上传 | 大小：70kb | 下载：0