[VHDL编程] 61i_async_fifo_v5_1_vhdl

说明：VHDL Code for FIFO+coregen v5.0
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[VHDL编程] 61i_parallel_multiplier_v6_0_vhdl

说明：multiplyer In Xilinx ISE
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[VHDL编程] 61i_cic_v3_0_vhdl_ise

说明：CIC code In VHDL+Xlinx ISE
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[VHDL编程] 61i_dp_bram_v5_0_vhdl_ise

说明：BRAM IN VHDL+ISE Xilinx
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[VHDL编程] 61i_dp_distram_v6_0_vhdl

说明：DISTRAM IN VHDL+ ISE Xilinx
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[VHDL编程] 61i_piplined_divider_v2_0_vhdl

说明：pipeline divider+Xilinx ISE
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[VHDL编程] 61i_sqrrt_cordic_v2_0_vhdl_ise

说明：SQRT+ Cordic ISE Xilinx
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[VHDL编程] 61i_reloadable_da_fir_v8_0_vhdl_ise

说明：FIR Filter+Xilinx ISE
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[VHDL编程] zhengxianxinhaofashengqi

说明：本设计结合了EDA技术和直接数字频率合成（DDS）技术。EDA技术是现代电子设计技术的核心，是以电子系统设计为应用方向的电子产品自动化的设计技术。DDS技术则是最为先进的频率合成技术，具有频率分辨率高、频率切换速度快、相位连续、输出相位噪声低等诸多优点。-The design that combines EDA technology and Direct Digital Synthesis (DDS) technology. EDA t
<zjl> 在 2025-03-14 上传 | 大小：855kb | 下载：0

[VHDL编程] clock

说明：多功能数字时钟设计的源程序,可以实现计时\闹钟\鸣笛等基本功能多功能数字时钟 可报时 调整时间-Multi-functional digital clock timekeeping adjustment time
<yuhui> 在 2025-03-14 上传 | 大小：347kb | 下载：0

[VHDL编程] dividing-an-odd-number-

说明：Verilog语言实现奇数分频1比1；简单易实现。-Verilog realize dividing an odd number 1-1 Simple easy to realize.
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[VHDL编程] Multiplier_quartus-II8.0

说明：在quartus II8.0中实现乘法器，进过仿真验证过的，没有问题。-In quartus II8.0 realization in on time-multiplier, entered the simulation validated, no problem.
<maochiheng> 在 2025-03-14 上传 | 大小：1.47mb | 下载：0