[VHDL编程] clock

说明：1.计时功能：包括时、分、秒的计时 2.定时与闹钟功能：能在设定的时间按发出闹铃声 3.校时功能：对小时、分钟和秒能手动调整以校准时间 4.整点报时功能 5.利用数码管显示时间-1. The timer function: including, minutes and seconds when the timing 2. The timing and alarm clock function: set time ou
<蒲公英> 在 2025-04-24 上传 | 大小：2kb | 下载：0

[VHDL编程] AdcFrame

说明：-- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcFrm -- Purpose: This file is part of an FPGA interface for a Texas Instruments ADC. -- Tools: ISE + XST -- Limitations: none--- Device: Virtex-5
<liu qiang> 在 2025-04-24 上传 | 大小：7kb | 下载：0

[VHDL编程] AdcMem

说明：-- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcMem -- Purpose: Clock crossing data buffer made from distributed memory. -- Tools: -- Limitations: none--- Device: Virtex-5 -- Author: Marc Defo
<liu qiang> 在 2025-04-24 上传 | 大小：3kb | 下载：0

[VHDL编程] AdcToplevel

说明：-- Device: Virtex-5 -- Author: Marc Defossez -- Entity Name: AdcToplevel -- Purpose: FPGA interface to a Texas Instruments ADC -- Tools: ISE, XST -- Limitations: none--- Device: Virtex-5 -- Author: Marc Defos
<liu qiang> 在 2025-04-24 上传 | 大小：5kb | 下载：0

[VHDL编程] clock1

说明：FPGA led时钟程序 分针时针-FPGA led clock program
<sishen> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA-SPI-Slave

说明：SPI通信基于NI FPGA，利用FPGA硬件对SPI通信进行解析。-SPI communication based on NI FPGA。Build the communication between PC and SPI device
<leevy> 在 2025-04-24 上传 | 大小：95kb | 下载：0

[VHDL编程] DE2_USB_API

说明：This design contains hardware and software that allows you to test various components on the board, including the LEDs, 7-segment displays, SRAM, SDRAM, Flash, and the VGA port. All of this is done via a software interfa
<马晓> 在 2025-04-24 上传 | 大小：1.5mb | 下载：0

[VHDL编程] NIOS_VGA

说明：某高人自己写的VGA程序，VERILOG格式，经测试，修改后可用。-An expert to write the VGA program, VERILOG format, tested, modified available.
<张张> 在 2025-04-24 上传 | 大小：11.8mb | 下载：0

[VHDL编程] Modulator70

说明：个人参与的某国家工程并行排序MATLAB程序，用于FPGA的RTLAB仿真，使用Simulink工具生成HDL代码。测试可用。-Individuals involved in sort of a national engineering parallel MATLAB programs for the FPGA RTLAB simulation, using the Simulink tool to generate HDL code.
<张张> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] systemverilog

说明：systemverilog在vim下的高亮显示-systemverilog under highlighted in vim
<程家诺> 在 2025-04-24 上传 | 大小：3kb | 下载：0

[VHDL编程] sva

说明：sva断言，Assertions on overlapping behaviour with SVA-Assertions on overlapping behaviour with SV
<程家诺> 在 2025-04-24 上传 | 大小：2kb | 下载：0

[VHDL编程] phase_test

说明：基于verilog的鉴相器设计，鉴相器是锁相环的一部分，功能是检测两个时钟是否同步-The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization
<林锋> 在 2025-04-24 上传 | 大小：1kb | 下载：1