[VHDL编程] 27-examles-of-VHDL

说明：该程序包包含了许多十分实用VHDL设计实例，并进行了详细的编写思路说明，供大家参考。-This package contains a number of very practical examples and a detailed descr iption of the preparation of ideas, for your reference.
<杨安娜> 在 2025-04-28 上传 | 大小：1.22mb | 下载：0

[VHDL编程] DDS_verilog

说明：采用verilog实现了DDS发生器，源码已通过仿真编译已经板级调试，可直接模块化使用。-Verilog achieved using the DDS generator, source code has been compiled by board-level simulation debugging, modularity can be directly used.
<杨安娜> 在 2025-04-28 上传 | 大小：2kb | 下载：0

[VHDL编程] jianpanqudou

说明：主要是VHDL语言编写的键盘去抖程序，很正确，很实用-Mainly VHDL language keyboard to shake procedure, it is correct, it is practical
<王聪> 在 2025-04-28 上传 | 大小：99kb | 下载：0

[VHDL编程] Clk50M_div_1HZ

说明：Clk50M_div_1HZ，调试已通过，采用计数器分频 此实验采用计数器，将板载的50MHz时钟源分频为1Hz，分频的结果以LED灯的形式显示。下载电路至FPGA后，会发现LED0会以1Hz的频率闪动。-Clk50M_div_1HZ, using counter this study, frequency counter, onboard 50MHz clock frequency of 1Hz, frequency result
<王晨> 在 2025-04-28 上传 | 大小：317kb | 下载：0

[VHDL编程] Encoder4_2

说明：Encoder4_2，带优先级的编码器 此实验完成但优先级的4-2编码，以拨动开关SW[3..0]作为输入源（开关上拨时输入为高电平），其中SW[3]的优先级高于SW[2]的优先级，SW[2]的优先级高于SW[1]的优先级，以此类推。编码的结果会以LED灯的形式显示。例如，当SW[2]上拨而SW[3]没有上拨时，LED[1..0]的显示结果将是“10”。-Encoder4_2, with a priority encoder to
<王晨> 在 2025-04-28 上传 | 大小：209kb | 下载：0

[VHDL编程] SEG_static

说明：SEG_static ，7段数码管译码及静态显示 此实验主要实现7段数码管（共阴极）的译码。拨动开关SW[3..0]代表输入的16进制数，译码电路将此16进制数转译成数码管上的段码，并静态地显示出来。-SEG_static, 7 segment LED decoder and the main achievement of this experiment the static display 7 segment LED (common
<王晨> 在 2025-04-28 上传 | 大小：236kb | 下载：0

[VHDL编程] Adder_2bit

说明：Adder_2bit ，带进位处理的2位加法器 此实验中，实现了2bit宽度的加法运算，并带进位处理。加数与被加数分别以SW[3..2]和SW[1..0]来表示，加法的结果用数码管静态地显示出来。-Adder_2bit, with carry handle 2-bit adder this experiment, the realization of the addition operation 2bit width, and bi
<王晨> 在 2025-04-28 上传 | 大小：243kb | 下载：0

[VHDL编程] shifter_8bit

说明：此实验实现一个8位的循环移位寄存器，移位的频率是2Hz，移位的方向（左移或是右移）可控。为了能显示移位的结果，我们采用一个数码管的8个段来表示这个寄存器的值。-The experimental realization of an 8-bit cyclic shift register, the shift frequency is 2Hz, the shift in the direction (left or right) contr
<王晨> 在 2025-04-28 上传 | 大小：334kb | 下载：0

[VHDL编程] SEG_Dynamic

说明：此实验中，实现了4连体共阴数码管的动态显示。被显示的数据是以2Hz的频率递增的。每个数码管中的小数点也会以2Hz的频率循环点亮。-This experiment, to achieve the 4 piece of negative dynamic digital display. The data is being displayed increasing the frequency of 2Hz. Each LED will tak
<王晨> 在 2025-04-28 上传 | 大小：407kb | 下载：0

[VHDL编程] counter

说明：本文介绍了基于FPGA的数字频率计的设计方法，设计采用硬件描述语言Verilog ，在软件开发平台ISE上完成，可以在较高速时钟频率（48MHz）下正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。-This article describes the FPGA-based digital frequency meter design method using hardware descr ipt
<PengJ> 在 2025-04-28 上传 | 大小：1.79mb | 下载：0

[VHDL编程] dac7513_DDS_7822

说明：基于VHDL的NCO利用DAC7513产生sin或cos 的代码-DAC7513 VHDL NCO
<李才> 在 2025-04-28 上传 | 大小：4.93mb | 下载：0

[VHDL编程] mux1

说明：利用verilog编写的一个乘法器，没有仿真，应该是对的。-this is a verilog cheng xu， cheng fa qi。mei you fang zhen
<李才> 在 2025-04-28 上传 | 大小：613kb | 下载：0