[VHDL编程] cyclone_SignalTapII_Test

说明：cyclone SignalTapII 应用-cyclone SignalTapII Test
<相同> 在 2025-04-25 上传 | 大小：3.01mb | 下载：0

[VHDL编程] FIRduoyangdian

说明：多样点抽取FIR滤波器，多样点抽取增加了滤波器的精度-Be extracted various FIR filter, various points of the filter increases the accuracy of extracted
<Jack> 在 2025-04-25 上传 | 大小：152kb | 下载：0

[VHDL编程] ljq

说明：用力控实现累加器，非常有用的，大家下载吧-Force control to achieve accumulator, very useful, we download it
<cgroad> 在 2025-04-25 上传 | 大小：5.83mb | 下载：0

[VHDL编程] hua-wei-verilog

说明：华为Verilog HDL入门教程 仅供内部使用-Huawei Verilog HDL Tutorial for internal use only
<liyucai> 在 2025-04-25 上传 | 大小：337kb | 下载：0

[VHDL编程] FPGA-Kai-Fa-Ban.REV2.0

说明：本产品教程与注亍NIOS Ⅱ嵌入式开収,主要由C诧言开収,因此,打好C诧言的基础很重要,在此推荐一本《C程序设计诧言》(第2版),英文名为《The C Programming Language》(Second Edition),该书是由C诧言的设计者Brian W.Kernighan和Dennis M.Ritchie编写的一部介绍标准C诧言及其程序设计方法的权威性经典著作。全面、系统地讱述了C诧言的各个特性及程序设计的基本方法，包括基本
<liyucai> 在 2025-04-25 上传 | 大小：1.86mb | 下载：0

[VHDL编程] vcs-fang-zheng-2

说明：VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式 使用的步骤和modelsim类似,都要先做编译,在调用仿真.-VCS-verilog compiled simulator is synopsys company' s products. The simulation very fast, and supports multiple call mode
<liyucai> 在 2025-04-25 上传 | 大小：175kb | 下载：0

[VHDL编程] rt

说明：用Verilog编写的串口收发程序，通过参数调整，就可以设定/更改波特率，收发数据长度，已调试。-Serial transceivers with Verilog program, prepared by adjusting parameters, you can set/change the baud rate, send and receive data length, is debugging.
<大海> 在 2025-04-25 上传 | 大小：392kb | 下载：0

[VHDL编程] AD8484

说明：TI芯片AD8484的驱动时序，完成信号的自动连续采样。-TI chip AD8484 driver timing to complete the signal automatic continuous sampling.
<大海> 在 2025-04-25 上传 | 大小：272kb | 下载：0

[VHDL编程] poc

说明：The purpose of this project is to design and simulate a parallel output controller (POC) which acts an interface between system bus and printer. The Altera’s Maxplus II EDA tool is recommended and provided for simula
<程梦飞> 在 2025-04-25 上传 | 大小：417kb | 下载：0

[VHDL编程] code_lock

说明：用verilog语言设置一个简易密码锁，当顺序输入137966时，密码正确，led灯亮。 -Verilog language setting with a simple lock, when the order of input 137966, the password is correct, led lights.
<刘俊斌> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] lift_control

说明：用verilog语言编写的一个100层电梯控制系统。-Verilog language with a 100 floor elevator control system.
<刘俊斌> 在 2025-04-25 上传 | 大小：4kb | 下载：0

[VHDL编程] clock

说明：用verilog语言编写的一个电子钟。能够显示时分秒，具有清零，设置时间的功能。-Verilog language with an electronic clock. Can display minutes and seconds, with a clear, set the time function.
<刘俊斌> 在 2025-04-25 上传 | 大小：1kb | 下载：0