资源列表
[VHDL编程] VerilogCode_7_segment_decoder
说明:Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board<Rahul> 在 2025-03-14 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogCode_8-bit_2to1_mux
说明:Verilog Code for 8 to 1 multiplexer for the code to be implemented on Altera DE2 board<Rahul> 在 2025-03-14 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogCode_BCD_counter
说明:Verilog Code for a BCD counter and it is implemented on Altera DE2 board-Verilog Code for a BCD counter and it is implemented on Altera DE2 board<Rahul> 在 2025-03-14 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogCode_morse_code
说明:Verilog Code for Morse code and it is implemented on Altera DE2 board-Verilog Code for Morse code and it is implemented on Altera DE2 board<Rahul> 在 2025-03-14 上传 | 大小:2kb | 下载:0
[VHDL编程] vga1
说明:VGA 接口模块,800*600接口时序verilog实现-VGA interface module, 800* 600 interface timing verilog implementation<wangkunchi> 在 2025-03-14 上传 | 大小:1kb | 下载:0
[VHDL编程] 3des_vhdl_latest
说明:3DES的VHDL IP核,64位 标准FIPS 46-3 NIST,并且使用3组64位密钥-The VHDL implementation 3DES,The core complies with the Triple-DES 64-bit block cipher defined in FIPS 46-3 NIST standard and operates with three 64-bit keys. F<XU> 在 2025-03-14 上传 | 大小:135kb | 下载:0
[VHDL编程] digital-tube
说明:实现开发板上的数码管静态循环显示0~F。通过这个实验,掌握采用Verilog HDL语言编程实现7段数码管显示译码器的方法。-The digital realization of the development board cycling static display 0 ~ F. Through this experiment, using Verilog HDL language to master programming 7-<松竹> 在 2025-03-14 上传 | 大小:303kb | 下载:0
[VHDL编程] SynplifyPro_Quartus_v5_v4_1
说明:Quartus仿真软件SynplifyPro应用指导-Guidance on the application simulation software SynplifyPro Quartus<松竹> 在 2025-03-14 上传 | 大小:3.15mb | 下载:0