[VHDL编程] paobiao

说明：基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。 用8位7段数码管分别显示微妙，秒，分。 有开始，暂停，复位功能。 学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-
<alvin> 在 2025-02-08 上传 | 大小：558kb | 下载：0

[VHDL编程] D

说明：VHDL数字频率计（1）频率测量范围： 10 ～ 9999Hz 。 （2）输入电压幅度 >300mV 。 （3）输入信号波形：任意周期信号。 （4）显示位数： 4 位。 （5）电源： 220V 、 50Hz -vhdl
<韦阳> 在 2025-02-08 上传 | 大小：253kb | 下载：0

[VHDL编程] OpenSource_192

说明： -
<duan> 在 2025-02-08 上传 | 大小：62kb | 下载：0

[VHDL编程] rom

说明：A ROM to build a squaring circuit
<Ahmed> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] alu_wide2

说明：Generating a wider ALU from two small ones
<Ahmed> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] counter_advanced

说明：A counter that starts from 0 and increments mod 16 on each rising edge of the clock
<Ahmed> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] fsm_tb

说明：An odd parity checker as an FSM using VHDL
<Ahmed> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] johnson_encoding_angle

说明：An FSM using VHDL and Johnson state encoding for states
<Ahmed> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] FSKPSK

说明：基于fpga的fskpsk信号产生器，可实现对1.2kHz和2.4kHz正弦波的采样-based on the fpga and fskpsk signal generator,can achieve sample to the 1.2kHz and 2.4kHz sin wave
<梁重> 在 2025-02-08 上传 | 大小：604kb | 下载：0

[VHDL编程] ENT6

说明：加法计数器的VHDL工程，程序，仿真图形-adder jishuqi de VHDL FANGZHEN ,CHENGXU
<asd> 在 2025-02-08 上传 | 大小：738kb | 下载：0

[VHDL编程] fdivide1

说明：分频器的VHDL程序，完整的建立工程，编译，功能功能仿真，验证-fenpinqi de vhdlchengxu gongnengfnagzhen,yanzheng
<asd> 在 2025-02-08 上传 | 大小：221kb | 下载：0

[VHDL编程] moore

说明：mooor状态机的VHDL程序，代码，状态机，关键是分析各个状态之间的切换-mooor zhuangtaiji zhuagtaiji guanjianshi gege zhuangtai zhijian de qiehuan
<asd> 在 2025-02-08 上传 | 大小：184kb | 下载：0