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embeded-8100b(110)
- rtl8100 网络芯片嵌入式开发样板电路图-RTL8100 network chip circuit model for embedded development
RtlVclOptimize
- Delphi RTL-VCL optimization addon. I ve used, really good job.
8019
- 很多开发者都在四处找关于rtl8019的资料，我把它集中在一个文件里了，希望能给需要的人带来好处。-Many developers are looking for information on RTL8019, I put it in one document, and hope that I can bring benefits to people in need.
Mc68000
- Mc68000 rtl code Simulation and Synthesis
mstr_mem32
- Master MemoryExamples for MT32 v1.0.0 Rtl core -Master MemoryExamples for MT32 v1.0.0 Rtl core
RTL8366_DEMO_SCH128P4L_V3.3
- rtl8366使用参数,PDF格式-rtl8366 using parameters, PDF format
aes_core
- Verilog实现AES加密算法 密码模块作为安全保密系统的重要组成部分，其核心任务就是加密数据。分组密码算法AES以其高效率、低开销、实现简单等特点目前被广泛应用于密码模块的研制中。密码模块一般被设计成外接在主机串口或并口的一个硬件设备或是一块插卡，具有速度快，低时延的特点。而从整体发展趋势来看，嵌入式密码模块由于灵活，适用于多种用户终端、通信设备和武器平台，将会得到更加广泛的应用-AES encryption algorithm
080226RTL8201BL
- 单芯片单端口10/100M快速以太网物理层收发器 中文說明手冊-Single-chip single-port 10/100M Fast Ethernet physical layer transceiver Chinese instruction manual
cordic
- cordic算法的Verilog HDL具体实现-CORDIC algorithm specific realize Verilog HDL
RtlVclOptimize_2-73
- RTLVCLoptimize 2.73 for Delphi. use it for Fast RTL operations.
DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。-In this paper, that all-digital phase-locked loop based on a FPGA design using first-order DPLL method, and give
or1200
- or1200的内核以及一些参考文献，是Verilog的RTL级描述。-or1200 core as well as some references, is the RTL-level Verilog descr iption.
8051Core
- 8051IP内核的源码，内有vhdl源代码，希望对大家有帮助-8051IP kernel source code, with VHDL source code, I hope all of you help
AesCode
- AES c++实现 有图形界面对话框 简单易用-AES c++ Realize dialog has easy-to-use graphical interface
freescale
- 飞思卡尔测速程序,PT0脉冲累计,RTL实-Freescale velocimetry procedures, PT0 pulse accumulated, RTL is
Application_in_FPGA_design_of_Matlab_simulink
- 分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点， 然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模 型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim 中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK 信号发生器的设 计方法。-Analysis of
8051
- 8051核Verilog实现源代码，有兴趣的可以看看。-8051 nuclear realize Verilog source code, are interested can look at.
SVPWM
- 这是一个对电机进行SVPWM调速控制的VHDL源代码程序,包括了rtl主程序和测试sim仿真程序-This is a motor SVPWM Speed VHDL source code control procedures, including the main program and test rtl simulation program sim
FPGACPLD
- 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平-In digital circuit design, timing design is a main indicator
FPGAdatatransport
- 本文设计的FPGA模块需要对GPS、便携打印机和串口数据进行处理，将详细介绍如何设计FPGA和不同外设之间的数据传输。同时，在RTL编码中，编写使综合与布局布线效果更佳的代码。-In this paper, the design of FPGA modules need for GPS, portable printers, and serial data processing, will be details on how to de