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文件名称:Verilog-HDLTOP-DOWN

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [WORD]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 42kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 刘**
  • 相关连接：
  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

用Verilog HDL的建模来设计一个经简化的只有八条指令、字长为一字节的RISC中央处理单元（CPU）的顶层设计。-Modeling with the Verilog HDL to design a simplified and only eight instructions, word length is a byte RISC central processing unit (CPU) of the top-level design.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Verilog HDLTOP-DOWN.doc

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