文件名称:采用格雷码的FIFO控制模块(verilog)
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- [VHDL] [源码]
- 上传时间:
- 2010-10-28
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异步FIFO常用于存储、缓冲在两个异步时钟之间的数据传输。在异步电路中,由于时钟之间周期和相位完全独立,因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本例采用格雷码方式,用verilog语言实现了异步FIFO控制,大大降低误码率,提高了可靠性。
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