文件名称:SDH1

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 1.7mb
  • 下载次数:
  • 0次
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SHD 详细设计,包含各种文档,以及VERILOG 源代码-SHD detailed design, including all documents
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7E
verilog

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下载文件列表

SDH1\SDH详细设计方案.doc

....\zmk-tu\qiandaoma.vsd

....\yb_fifo\blk_mem_gen_ds512.pdf

....\.......\gray.v

....\.......\grey.v.bak

....\.......\ram.cgp

....\.......\yb_fifo.v

....\.......\yb_fifo.v.bak

....\.......\yibu_ram.ngc

....\.......\yibu_ram.v

....\.......\yibu_ram.veo

....\.......\yibu_ram.xco

....\.......\yibu_ram_blk_mem_gen_v2_7_xst_1.ngc_xst.xrpt

....\.......\yibu_ram_flist.txt

....\.......\yibu_ram_readme.txt

....\.......\yibu_ram_xmdf.tcl

....\src\SDH\fifo_sdh.v

....\...\...\fifo_sdh.v.bak

....\...\...\huancun_fifo.v

....\...\...\huancun_fifo.v.bak

....\...\MK_MAC\yb_fifo\yb_fifo\yb_fifo_0.v

....\...\......\.......\.......\yb_fifo_0.v.bak

....\...\......\.......\.......\yb_fifo_1.v

....\...\......\.......\.......\yb_fifo_1.v.bak

....\...\......\.......\..fifo_shuchu\ybfifo_shuchu.v

....\...\......\.......\.............\ybfifo_shuchu.v.bak

....\...\......\.......\.......KZ\ybfifo_kz.v

....\...\......\.......\.........\ybfifo_kz.v.bak

....\...\......\.......\.......all\ybfifo_all.v

....\...\......\.......\..........\ybfifo_all.v.bak

....\...\......\.......\val_20M\val_20M.v

....\...\......\.......\.......\val_20M.v.bak

....\...\......\MAC\quanxu\qianxu.v

....\...\......\...\......\qianxu.v.bak

....\...\......\...\......\tb_qianxu.v

....\...\......\...\......\tb_qianxu.v.bak

....\...\......\...\dabao\dabao.v

....\...\......\...\.....\dabao.v.bak

....\...\......\...\.....\tb_dabao.v

....\...\......\...\.....\tb_dabao.v.bak

....\...\......\...\bitzhuanhuan\bitzhuanhuan.v

....\...\......\...\............\bitzhuanhuan.v.bak

....\...\......\...\............\tb_bitzhuanhuan.v

....\...\......\...\............\tb_bitzhuanhuan.v.bak

....\...\...HC\rongcuo\crc_16.v

....\...\.....\.......\rongcuo.v

....\...\.....\.......\rongcuo.v.bak

....\...\.....\.......\rongcuo_(1).v

....\...\.....\.......\rongcuo_(1).v.bak

....\...\.....\.......\rongcuo_(2).v

....\...\.....\.......\rongcuo_(2).v.bak

....\...\.....\nr_fifo\long_fifo.v

....\...\.....\.......\long_fifo.v.bak

....\...\.....\.......\nr_fifo.v

....\...\.....\.......\nr_fifo.v.bak

....\...\.....\.......\read sign.v

....\...\.....\.......\read sign.v.bak

....\...\GFP\gfp.v

....\...\...\gfp.v.bak

....\...\...\raoma.v

....\...\...\raoma.v.bak

....\...\...\raoma2.v

....\...\...\raoma2.v.bak

....\...\crc_16\crc_16.cr.mti

....\...\......\crc_16.mpf

....\...\......\crc_16.v

....\...\......\crc_16.v.bak

....\...\......\fifo_nr.v

....\...\......\fifo_nr.v.bak

....\...\......\tb_crc_16.v

....\...\......\tb_crc_16.v.bak

....\...\......\vsim.wlf

....\...\......\work\_info

....\...\......\....\_vmake

....\...\......\....\.temp\vlog1rvbxk

....\...\......\....\.....\vlog701jk2

....\...\......\....\.....\vlogc9920g

....\...\......\....\.....\vlogcbbx0v

....\...\......\....\.....\vlogefhzr7

....\...\......\....\.....\vlogg7vw7x

....\...\......\....\.....\vlogifmyz9

....\...\......\....\.....\vlogm8rvbh

....\...\......\....\.....\vlogst8rhw

....\...\......\....\.....\vlogvth2x5

....\...\......\....\tb_crc_16\verilog.asm

....\...\......\....\.........\verilog.rw

....\...\......\....\.........\_primary.dat

....\...\......\....\.........\_primary.dbs

....\...\......\....\.........\_primary.vhd

....\...\......\....\crc_16\verilog.asm

....\...\......\....\......\verilog.rw

....\...\......\....\......\_primary.dat

....\...\......\....\......\_primary.dbs

....\...\......\....\......\_primary.vhd

....\...\......\....\@_opt\vopt1ddsxe

....\...\......\....\.....\vopt5x2mxe

....\...\......\....\.....\vopt8drixe

....\...\......\....\.....\voptccccye

....\...\......\....\.....\voptcxdfxe

....\...\......\....\.....\voptfw19ye

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