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本指南讲述支持的基于 Virtex™ 和 Spartan™ 架构的 32 位和 64
位核的设计流程，并且介绍 Cadence® IUS v5.8 中的示例设计。-This guide based on the support of the Virtex ™ and Spartan ™ architecture 32-bit and 64-core design process, and Cadence ® IUS v5.8 introduced in the sample design.
位核的设计流程，并且介绍 Cadence® IUS v5.8 中的示例设计。-This guide based on the support of the Virtex ™ and Spartan ™ architecture 32-bit and 64-core design process, and Cadence ® IUS v5.8 introduced in the sample design.
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