文件名称:divider
- 所属分类：
- VHDL编程
- 资源属性：
- [VHDL] [源码]
- 上传时间：
- 2012-11-26
- 文件大小：
- 82kb
- 下载次数：
- 0次
- 提 供 者：
- yaoyo*****
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图-Introduced the divider design, using verilogHDL language, the use of ModelSim simulation, compressed package that contains a flow chart
相关搜索： divider
除法
verilog
verilog
verilog
除法
除法器
verilog
hdl
任意
位宽无
符号
除法器
design
a
traffic
controller
using
verilog
HDL
除法
booth
algorithm
divider
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任意
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traffic
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using
verilog
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除法
booth
algorithm
divider
(系统自动生成,下载前可以参看下载内容)
下载文件列表
divider
.......\picture
.......\rest_div_int.v
.......\seq_div.v
.......\picture
.......\rest_div_int.v
.......\seq_div.v