文件名称:VHDL_add_4

  • 所属分类:
  • 并行运算
  • 资源属性:
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 92kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 韩**
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本程序完成带进位输入输出的四位二进制加法运算,编程思想采用真值表转换成布尔方程式,利用循环语句将一位全加器编为四位加法器。-This procedure is completed into the four-bit input and output binary adder computing, programming thinking of using truth table into a Boolean equation using a loop will be as full adder adder 4.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

VHDL_add_4

..........\aa.asm.rpt

..........\aa.done

..........\aa.fit.eqn

..........\aa.fit.rpt

..........\aa.fit.summary

..........\aa.flow.rpt

..........\aa.map.eqn

..........\aa.map.rpt

..........\aa.map.summary

..........\aa.pin

..........\aa.pof

..........\aa.qpf

..........\aa.qsf

..........\aa.qws

..........\aa.sof

..........\aa.tan.rpt

..........\aa.tan.summary

..........\aa.vhd

..........\aa_1.pof

..........\db

..........\..\aa.asm.qmsg

..........\..\aa.cbx.xml

..........\..\aa.cmp.cdb

..........\..\aa.cmp.hdb

..........\..\aa.cmp.qrpt

..........\..\aa.cmp.rdb

..........\..\aa.cmp.tdb

..........\..\aa.cmp0.ddb

..........\..\aa.dbp

..........\..\aa.db_info

..........\..\aa.eco.cdb

..........\..\aa.fit.qmsg

..........\..\aa.hier_info

..........\..\aa.hif

..........\..\aa.map.cdb

..........\..\aa.map.hdb

..........\..\aa.map.qmsg

..........\..\aa.pre_map.cdb

..........\..\aa.pre_map.hdb

..........\..\aa.psp

..........\..\aa.rtlv.hdb

..........\..\aa.rtlv_sg.cdb

..........\..\aa.rtlv_sg_swap.cdb

..........\..\aa.sgdiff.cdb

..........\..\aa.sgdiff.hdb

..........\..\aa.signalprobe.cdb

..........\..\aa.sld_design_entry.sci

..........\..\aa.sld_design_entry_dsc.sci

..........\..\aa.syn_hier_info

..........\..\aa.tan.qmsg

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