文件名称:用一位全加器组成四位全加器
介绍说明－－下载内容均来自于网络，请自行研究使用
用一位全加器组成四位全加器.
所用语言是Verilog HDL.
主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
所用语言是Verilog HDL.
主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
用一位全加器组成四位全加器.doc