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文件名称:alu_vlog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [ASM] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 151kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • y***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.-learning HDL Bencher generate test accumulation, and called directly ModelSim simulation methods.
相关搜索： MODELSIM
测试
HDL
bencher
modelsim
ERROR
vlog-7
failed
to
open
file
_primary

(系统自动生成,下载前可以参看下载内容)

下载文件列表

alu_vlog

........\alu.edn

........\alu.fse

........\alu.ldo

........\alu.log

........\alu.ncf

........\alu.plg

........\alu.prj

........\alu.sdc

........\alu.spl

........\alu.srd

........\alu.srm

........\alu.srr

........\alu.srs

........\alu.sym

........\alu.tfi

........\alu.tlg

........\ALU.V

........\alu_compile.tcl

........\alu_map.tcl

........\alu_tst_wave.ant

........\alu_tst_wave.fdo

........\alu_tst_wave.tbw

........\alu_tst_wave.tfw

........\alu_tst_wave.udo

........\alu_vlog.dhp

........\alu_vlog.npl

........\alu_vlog.ptf

........\alu_vlog_ise5_bak.zip

........\alu_vlog_syn1

........\.............\ALU.edf

........\.............\ALU.fse

........\.............\ALU.ncf

........\.............\ALU.plg

........\.............\ALU.srd

........\.............\ALU.srm

........\.............\ALU.srr

........\.............\ALU.srs

........\.............\ALU.tlg

........\.............\syntax.log

........\alu_vlog_synpro.prd

........\alu_vlog_synpro.prj

........\automake.log

........\coregen.log

........\coregen.prj

........\HDL_DEMO.V

........\results.txt

........\stdout.log

........\transcript

........\userlang.tpl

........\vsim.wlf

........\work

........\....\alu

........\....\...\verilog.asm

........\....\...\_primary.dat

........\....\...\_primary.vhd

........\....\alu_tst_wave

........\....\............\verilog.asm

........\....\............\_primary.dat

........\....\............\_primary.vhd

........\....\glbl

........\....\....\verilog.asm

........\....\....\_primary.dat

........\....\....\_primary.vhd

........\....\hdl_demo

........\....\........\verilog.asm

........\....\........\_primary.dat

........\....\........\_primary.vhd

........\....\testbench

........\....\.........\verilog.asm

........\....\.........\_primary.dat

........\....\.........\_primary.vhd

........\....\_info

........\__projnav

........\.........\alu.ise_created

........\.........\ALU_jhdparse_tcl.rsp

........\.........\alu_tst_wave_createfdo.rsp

........\.........\alu_vlog.gfl

........\.........\coregen.rsp

........\.........\jhdparse.log

........\.........\vTOldo_tcl.rsp

........\.........\__synProj.rsp

........\__projnav.log

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