文件名称:MyFPGA
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FPGA系统的sram的软仿真设计，可以实现按位写，按位读。
(系统自动生成,下载前可以参看下载内容)
下载文件列表
压缩包 : 45666015myfpga.rar 列表 MyFPGA\.untf MyFPGA\automake.log MyFPGA\coregen.log MyFPGA\coregen.prj MyFPGA\force.txt MyFPGA\MyFPGA.dhp MyFPGA\MyFPGA.npl MyFPGA\mysimwork\my_sram\behavioral.asm MyFPGA\mysimwork\my_sram\behavioral.dat MyFPGA\mysimwork\my_sram\_primary.dat MyFPGA\mysimwork\my_sram_timesim.sdf MyFPGA\mysimwork\my_sram_timesim.vhd MyFPGA\mysimwork\_info MyFPGA\my_sram.bld MyFPGA\my_sram.cmd_log MyFPGA\my_sram.lso MyFPGA\my_sram.mrp MyFPGA\my_sram.nc1 MyFPGA\my_sram.ncd MyFPGA\my_sram.ngc MyFPGA\my_sram.ngd MyFPGA\my_sram.ngm MyFPGA\my_sram.ngr MyFPGA\my_sram.pad MyFPGA\my_sram.pad_txt MyFPGA\my_sram.par MyFPGA\my_sram.par_nlf MyFPGA\my_sram.pcf MyFPGA\my_sram.placed_ncd_tracker MyFPGA\my_sram.prj MyFPGA\my_sram.routed_ncd_tracker MyFPGA\my_sram.spl MyFPGA\my_sram.stx MyFPGA\my_sram.sym MyFPGA\my_sram.syr MyFPGA\my_sram.twr MyFPGA\my_sram.twx MyFPGA\my_sram.ucf MyFPGA\my_sram.ucf.untf MyFPGA\my_sram.vhd MyFPGA\my_sram.vhdsim_par MyFPGA\my_sram.vhdsim_xlate MyFPGA\my_sram.vhi MyFPGA\my_sram.xlate_nlf MyFPGA\my_sram.xpi MyFPGA\my_sram_last_par.ncd MyFPGA\my_sram_map.ncd MyFPGA\my_sram_map.ngm MyFPGA\my_sram_pad.csv MyFPGA\my_sram_pad.txt MyFPGA\my_sram_test_vhd_tb.fdo MyFPGA\my_sram_test_vhd_tb.tdo MyFPGA\my_sram_test_vhd_tb.udo MyFPGA\my_sram_timesim.nlf MyFPGA\my_sram_timesim.sdf MyFPGA\my_sram_timesim.vhd MyFPGA\my_sram_translate.nlf MyFPGA\my_sram_translate.vhd MyFPGA\pepExtractor.prj MyFPGA\prjname.lso MyFPGA\results.txt MyFPGA\sram.cmd_log MyFPGA\sram.lso MyFPGA\sram.ngr MyFPGA\sram.prj MyFPGA\sram.stx MyFPGA\sram.syr MyFPGA\sram_vhdl.prj MyFPGA\transcript MyFPGA\userlang.tpl MyFPGA\vsim.wlf MyFPGA\work\my_sram\behavioral.asm MyFPGA\work\my_sram\behavioral.dat MyFPGA\work\my_sram\_primary.dat MyFPGA\work\_info MyFPGA\xst\work\hdllib.ref MyFPGA\xst\work\hdpdeps.ref MyFPGA\xst\work\sub00\vhpl00.vho MyFPGA\xst\work\sub00\vhpl01.vho MyFPGA\xst\work\sub00\vhpl02.vho MyFPGA\xst\work\sub00\vhpl03.vho MyFPGA\_ngo\netlist.lst MyFPGA\__projnav\coregen.rsp MyFPGA\__projnav\createTB.err MyFPGA\__projnav\ednTOngd_tcl.rsp MyFPGA\__projnav\hb_cmds MyFPGA\__projnav\map.log MyFPGA\__projnav\MyFPGA.gfl MyFPGA\__projnav\MyFPGA_flowplus.gfl MyFPGA\__projnav\MyFPJA.gfl MyFPGA\__projnav\MyFPJA_flowplus.gfl MyFPGA\__projnav\my_sram.xst MyFPGA\__projnav\nc1TOncd_tcl.rsp MyFPGA\__projnav\netgen_par_tcl.rsp MyFPGA\__projnav\par.log MyFPGA\__projnav\parentCreateTimingConstraintsApp_tcl.rsp MyFPGA\__projnav\parentEditConstraintsTextApp_tcl.rsp MyFPGA\__projnav\posttrc.log MyFPGA\__projnav\runXst_tcl.rsp MyFPGA\__projnav\sram.xst MyFPGA\__projnav\vhd2spl.err MyFPGA\__projnav\vhd2vhi.err MyFPGA\__projnav\xlateFloorPlanner.rsp MyFPGA\__projnav\xst_sprjTOstx_tcl.rsp MyFPGA\__projnav.log MyFPGA\xst\work\sub00 MyFPGA\mysimwork\my_sram MyFPGA\work\my_sram MyFPGA\xst\work MyFPGA\mysimwork MyFPGA\work MyFPGA\xst MyFPGA\_ngo MyFPGA\__projnav MyFPGA