文件名称:S6_VGA
介绍说明－－下载内容均来自于网络，请自行研究使用
我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 VGA模块的程序
(系统自动生成,下载前可以参看下载内容)
下载文件列表
压缩包 : 11912916s6_vga.rar 列表 S6_VGA\Doc\程序说明.txt S6_VGA\Doc S6_VGA\Proj\cmp_state.ini S6_VGA\Proj\ColorBar.asm.rpt S6_VGA\Proj\ColorBar.cdf S6_VGA\Proj\ColorBar.done S6_VGA\Proj\ColorBar.eda.rpt S6_VGA\Proj\ColorBar.fit.eqn S6_VGA\Proj\ColorBar.fit.rpt S6_VGA\Proj\ColorBar.fit.summary S6_VGA\Proj\ColorBar.flow.rpt S6_VGA\Proj\ColorBar.map.eqn S6_VGA\Proj\ColorBar.map.rpt S6_VGA\Proj\ColorBar.map.summary S6_VGA\Proj\ColorBar.pin S6_VGA\Proj\ColorBar.pof S6_VGA\Proj\ColorBar.qpf S6_VGA\Proj\ColorBar.qsf S6_VGA\Proj\ColorBar.qws S6_VGA\Proj\ColorBar.sof S6_VGA\Proj\ColorBar.tan.rpt S6_VGA\Proj\ColorBar.tan.summary S6_VGA\Proj\ColorBar_assignment_defaults.qdf S6_VGA\Proj\db\altsyncram_1f92.tdf S6_VGA\Proj\db\altsyncram_fl82.tdf S6_VGA\Proj\db\altsyncram_hl82.tdf S6_VGA\Proj\db\cntr_f29.tdf S6_VGA\Proj\db\cntr_gq7.tdf S6_VGA\Proj\db\cntr_ln7.tdf S6_VGA\Proj\db\cntr_no8.tdf S6_VGA\Proj\db\cntr_qt7.tdf S6_VGA\Proj\db\cntr_rt7.tdf S6_VGA\Proj\db\cntr_vt9.tdf S6_VGA\Proj\db\ColorBar.(0).cnf.cdb S6_VGA\Proj\db\ColorBar.(0).cnf.hdb S6_VGA\Proj\db\ColorBar.(1).cnf.cdb S6_VGA\Proj\db\ColorBar.(1).cnf.hdb S6_VGA\Proj\db\ColorBar.(10).cnf.cdb S6_VGA\Proj\db\ColorBar.(10).cnf.hdb S6_VGA\Proj\db\ColorBar.(11).cnf.cdb S6_VGA\Proj\db\ColorBar.(11).cnf.hdb S6_VGA\Proj\db\ColorBar.(12).cnf.cdb S6_VGA\Proj\db\ColorBar.(12).cnf.hdb S6_VGA\Proj\db\ColorBar.(13).cnf.cdb S6_VGA\Proj\db\ColorBar.(13).cnf.hdb S6_VGA\Proj\db\ColorBar.(14).cnf.cdb S6_VGA\Proj\db\ColorBar.(14).cnf.hdb S6_VGA\Proj\db\ColorBar.(15).cnf.cdb S6_VGA\Proj\db\ColorBar.(15).cnf.hdb S6_VGA\Proj\db\ColorBar.(16).cnf.cdb S6_VGA\Proj\db\ColorBar.(16).cnf.hdb S6_VGA\Proj\db\ColorBar.(17).cnf.cdb S6_VGA\Proj\db\ColorBar.(17).cnf.hdb S6_VGA\Proj\db\ColorBar.(18).cnf.cdb S6_VGA\Proj\db\ColorBar.(18).cnf.hdb S6_VGA\Proj\db\ColorBar.(19).cnf.cdb S6_VGA\Proj\db\ColorBar.(19).cnf.hdb S6_VGA\Proj\db\ColorBar.(2).cnf.cdb S6_VGA\Proj\db\ColorBar.(2).cnf.hdb S6_VGA\Proj\db\ColorBar.(20).cnf.cdb S6_VGA\Proj\db\ColorBar.(20).cnf.hdb S6_VGA\Proj\db\ColorBar.(21).cnf.cdb S6_VGA\Proj\db\ColorBar.(21).cnf.hdb S6_VGA\Proj\db\ColorBar.(22).cnf.cdb S6_VGA\Proj\db\ColorBar.(22).cnf.hdb S6_VGA\Proj\db\ColorBar.(23).cnf.cdb S6_VGA\Proj\db\ColorBar.(23).cnf.hdb S6_VGA\Proj\db\ColorBar.(24).cnf.cdb S6_VGA\Proj\db\ColorBar.(24).cnf.hdb S6_VGA\Proj\db\ColorBar.(25).cnf.cdb S6_VGA\Proj\db\ColorBar.(25).cnf.hdb S6_VGA\Proj\db\ColorBar.(26).cnf.cdb S6_VGA\Proj\db\ColorBar.(26).cnf.hdb S6_VGA\Proj\db\ColorBar.(27).cnf.cdb S6_VGA\Proj\db\ColorBar.(27).cnf.hdb S6_VGA\Proj\db\ColorBar.(28).cnf.cdb S6_VGA\Proj\db\ColorBar.(28).cnf.hdb S6_VGA\Proj\db\ColorBar.(29).cnf.cdb S6_VGA\Proj\db\ColorBar.(29).cnf.hdb S6_VGA\Proj\db\ColorBar.(3).cnf.cdb S6_VGA\Proj\db\ColorBar.(3).cnf.hdb S6_VGA\Proj\db\ColorBar.(30).cnf.cdb S6_VGA\Proj\db\ColorBar.(30).cnf.hdb S6_VGA\Proj\db\ColorBar.(31).cnf.cdb S6_VGA\Proj\db\ColorBar.(31).cnf.hdb S6_VGA\Proj\db\ColorBar.(32).cnf.cdb S6_VGA\Proj\db\ColorBar.(32).cnf.hdb S6_VGA\Proj\db\ColorBar.(33).cnf.cdb S6_VGA\Proj\db\ColorBar.(33).cnf.hdb S6_VGA\Proj\db\ColorBar.(34).cnf.cdb S6_VGA\Proj\db\ColorBar.(34).cnf.hdb S6_VGA\Proj\db\ColorBar.(35).cnf.cdb S6_VGA\Proj\db\ColorBar.(35).cnf.hdb S6_VGA\Proj\db\ColorBar.(36).cnf.cdb S6_VGA\Proj\db\ColorBar.(36).cnf.hdb S6_VGA\Proj\db\ColorBar.(37).cnf.cdb S6_VGA\Proj\db\ColorBar.(37).cnf.hdb S6_VGA\Proj\db\ColorBar.(38).cnf.cdb S6_VGA\Proj\db\ColorBar.(38).cnf.hdb S6_VGA\Proj\db\ColorBar.(39).cnf.cdb S6_VGA\Proj\db\ColorBar.(39).cnf.hdb S6_VGA\Proj\db\ColorBar.(4).cnf.cdb S6_VGA\Proj\db\ColorBar.(4).cnf.hdb S6_VGA\Proj\db\ColorBar.(40).cnf.cdb S6_VGA\Proj\db\ColorBar.(40).cnf.hdb S6_VGA\Proj\db\ColorBar.(41).cnf.cdb S6_VGA\Proj\db\ColorBar.(41).cnf.hdb S6_VGA\Proj\db\ColorBar.(42).cnf.cdb S6_VGA\Proj\db\ColorBar.(42).cnf.hdb S6_VGA\Proj\db\ColorBar.(43).cnf.cdb S6_VGA\Proj\db\ColorBar.(43).cnf.hdb S6_VGA\Proj\db\ColorBar.(44).cnf.cdb S6_VGA\Proj\db\ColorBar.(44).cnf.hdb S6_VGA\Proj\db\ColorBar.(45).cnf.cdb S6_VGA\Proj\db\ColorBar.(45).cnf.hdb S6_VGA\Proj\db\ColorBar.(46).cnf.cdb S6_VGA\Proj\db\ColorBar.(46).cnf.hdb S6_VGA\Proj\db\ColorBar.(47).cnf.cdb S6_VGA\Proj\db\ColorBar.(47).cnf.hdb S6_VGA\Proj\db\ColorBar.(48).cnf.cdb S6_VGA\Proj\db\ColorBar.(48).cnf.hdb S6_VGA\Proj\db\ColorBar.(49).cnf.cdb S6_VGA\Proj\db\ColorBar.(49).cnf.hdb S6_VGA\Proj\db\ColorBar.(5).cnf.cdb S6_VGA\Proj\db\ColorBar.(5).cnf.hdb S6_VGA\Proj\db\ColorBar.(50).cnf.cdb S6_VGA\Proj\db\ColorBar.(50).cnf.hdb S6_VGA\Proj\db\ColorBar.(51).cnf.cdb S6_VGA\Proj\db\ColorBar.(51).cnf.hdb S6_VGA\Proj\db\ColorBar.(52).cnf.cdb S6_VGA\Proj\db\ColorBar.(52).cnf.hdb S6_VGA\Proj\db\ColorBar.(53).cnf.cdb S6_VGA\Proj\db\ColorBar.(53).cnf.hdb S6_VGA\Proj\db\ColorBar.(54).cnf.cdb S6_VGA\Proj\db\ColorBar.(54).cnf.hdb S6_VGA\Proj\db\ColorBar.(6).cnf.cdb S6_VGA\Proj\db\ColorBar.(6).cnf.hdb S6_VGA\Proj\db\ColorBar.(7).cnf.cdb S6_VGA\Proj\db\ColorBar.(7).cnf.hdb S6_VGA\Proj\db\ColorBar.(8).cnf.cdb S6_VGA\Proj\db\ColorBar.(8).cnf.hdb S6_VGA\Proj\db\ColorBar.(9).cnf.cdb S6_VGA\Proj\db\ColorBar.(9).cnf.hdb S6_VGA\Proj\db\ColorBar.asm.qmsg S6_VGA\Proj\db\ColorBar.cbx.xml S6_VGA\Proj\db\ColorBar.cmp.cdb S6_VGA\Proj\db\ColorBar.cmp.hdb S6_VGA\Proj\db\ColorBar.cmp.rdb S6_VGA\Proj\db\ColorBar.cmp.tdb S6_VGA\Proj\db\ColorBar.cmp0.ddb S6_VGA\Proj\db\ColorBar.db_info S6_VGA\Proj\db\ColorBar.eco.cdb S6_VGA\Proj\db\ColorBar.eda.qmsg S6_VGA\Proj\db\ColorBar.fit.qmsg S6_VGA\Proj\db\ColorBar.hier_info S6_VGA\Proj\db\ColorBar.hif S6_VGA\Proj\db\ColorBar.map.cdb S6_VGA\Proj\db\ColorBar.map.hdb S6_VGA\Proj\db\ColorBar.map.qmsg S6_VGA\Proj\db\ColorBar.pre_map.cdb S6_VGA\Proj\db\ColorBar.pre_map.hdb S6_VGA\Proj\db\ColorBar.psp S6_VGA\Proj\db\ColorBar.rtlv.hdb S6_VGA\Proj\db\ColorBar.rtlv_sg.cdb S6_VGA\Proj\db\ColorBar.rtlv_sg_swap.cdb S6_VGA\Proj\db\ColorBar.sgdiff.cdb S6_VGA\Proj\db\ColorBar.sgdiff.hdb S6_VGA\Proj\db\ColorBar.signalprobe.cdb S6_VGA\Proj\db\ColorBar.sld_design_entry.sci S6_VGA\Proj\db\ColorBar.sld_design_entry_dsc.sci S6_VGA\Proj\db\ColorBar.syn_hier_info S6_VGA\Proj\db\ColorBar.tan.qmsg S6_VGA\Proj\db\ColorBar_cmp.qrpt S6_VGA\Proj\db\decode_9ie.tdf S6_VGA\Proj\db S6_VGA\Proj\simulation\modelsim\ColorBar.vo S6_VGA\Proj\simulation\modelsim\ColorBar_modelsim.xrf S6_VGA\Proj\simulation\modelsim\ColorBar_v.sdo S6_VGA\Proj\simulation\modelsim\cyclone_atoms.v S6_VGA\Proj\simulation\modelsim\vga_test.cr.mti S6_VGA\Proj\simulation\modelsim\vga_test.mpf S6_VGA\Proj\simulation\modelsim\vga_test.v S6_VGA\Proj\simulation\modelsim\vga_vl.v S6_VGA\Proj\simulation\modelsim\vsim.wlf S6_VGA\Proj\simulation\modelsim\wave.do S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\verilog.asm S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\_primary.dat S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e S6_VGA\Proj\simulation\modelsim\work\@color@bar\verilog.asm S6_VGA\Proj\simulation\modelsim\work\@color@bar\_primary.dat S6_VGA\Proj\simulation\modelsim\work\@color@bar\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\@color@bar S6_VGA\Proj\simulation\modelsim\work\cyclone_and1\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_and1\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_and1\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_and1 S6_VGA\Proj\simulation\modelsim\work\cyclone_and16\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_and16\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_and16\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_and16 S6_VGA\Proj\simulation\modelsim\work\cyclone_asmiblock\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_asmiblock\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_asmiblock\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_asmiblock S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_io\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_io\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_io\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_io S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_lcell\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_lcell\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_lcell\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_asynch_lcell S6_VGA\Proj\simulation\modelsim\work\cyclone_b17mux21\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_b17mux21\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_b17mux21\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_b17mux21 S6_VGA\Proj\simulation\modelsim\work\cyclone_b5mux21\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_b5mux21\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_b5mux21\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_b5mux21 S6_VGA\Proj\simulation\modelsim\work\cyclone_bmux21\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_bmux21\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_bmux21\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_bmux21 S6_VGA\Proj\simulation\modelsim\work\cyclone_crcblock\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_crcblock\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_crcblock\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_crcblock S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_dffe S6_VGA\Proj\simulation\modelsim\work\cyclone_dll\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_dll\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_dll\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_dll S6_VGA\Proj\simulation\modelsim\work\cyclone_io\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_io\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_io\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_io S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_jtag S6_VGA\Proj\simulation\modelsim\work\cyclone_latch\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_latch\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_latch\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_latch S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_lcell_register S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_mux21 S6_VGA\Proj\simulation\modelsim\work\cyclone_mux41\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_mux41\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_mux41\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_mux41 S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_m_cntr S6_VGA\Proj\simulation\modelsim\work\cyclone_nmux21\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_nmux21\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_nmux21\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_nmux21 S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_n_cntr S6_VGA\Proj\simulation\modelsim\work\cyclone_pll\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_pll\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_pll\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_pll S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_pll_reg S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_block S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_pulse_generator S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_ram_register S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_routing_wire S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr\verilog.asm S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr\_primary.dat S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\cyclone_scale_cntr S6_VGA\Proj\simulation\modelsim\work\vga_test\verilog.asm S6_VGA\Proj\simulation\modelsim\work\vga_test\_primary.dat S6_VGA\Proj\simulation\modelsim\work\vga_test\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\vga_test S6_VGA\Proj\simulation\modelsim\work\vga_vl\verilog.asm S6_VGA\Proj\simulation\modelsim\work\vga_vl\_primary.dat S6_VGA\Proj\simulation\modelsim\work\vga_vl\_primary.vhd S6_VGA\Proj\simulation\modelsim\work\vga_vl S6_VGA\Proj\simulation\modelsim\work\_info S6_VGA\Proj\simulation\modelsim\work S6_VGA\Proj\simulation\modelsim S6_VGA\Proj\simulation S6_VGA\Proj\stp1.stp S6_VGA\Proj\VGA_PLL.bsf S6_VGA\Proj\VGA_PLL.v S6_VGA\Proj\VGA_PLL_bb.v S6_VGA\Proj\vga_vl.bsf S6_VGA\Proj S6_VGA\Src\ColorBar.bdf S6_VGA\Src\ColorBar.bsf S6_VGA\Src\vga_vl.v S6_VGA\Src S6_VGA