文件名称:ADD
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介绍说明－－下载内容均来自于网络，请自行研究使用
Verilog编写的Altera单精度加法器源码-Altera single precision adder source Verilog prepared
(系统自动生成,下载前可以参看下载内容)
下载文件列表
ADD\add.qpf
...\add.qsf
...\add.qws
...\add.sdc
...\add.v
...\add.v.bak
...\db\add.cbx.xml
...\..\add.cmp.rdb
...\..\add.cmp_merge.kpt
...\..\add.db_info
...\..\add.hier_info
...\..\add.hif
...\..\add.ipinfo
...\..\add.lpc.html
...\..\add.lpc.rdb
...\..\add.lpc.txt
...\..\add.map.bpm
...\..\add.map.cdb
...\..\add.map.hdb
...\..\add.map.kpt
...\..\add.map.logdb
...\..\add.map.qmsg
...\..\add.map.rdb
...\..\add.map_bb.cdb
...\..\add.map_bb.hdb
...\..\add.map_bb.logdb
...\..\add.pre_map.cdb
...\..\add.pre_map.hdb
...\..\add.qns
...\..\add.root_partition.map.reg_db.cdb
...\..\add.rtlv.hdb
...\..\add.rtlv_sg.cdb
...\..\add.rtlv_sg_swap.cdb
...\..\add.sas
...\..\add.sgdiff.cdb
...\..\add.sgdiff.hdb
...\..\add.sld_design_entry.sci
...\..\add.sld_design_entry_dsc.sci
...\..\add.smart_action.txt
...\..\add.smp_dump.txt
...\..\add.syn_hier_info
...\..\add.tis_db_list.ddb
...\..\logic_util_heursitic.dat
...\..\prev_cmp_add.qmsg
...\incremental_db\compiled_partitions\add.db_info
...\..............\...................\add.root_partition.map.cdb
...\..............\...................\add.root_partition.map.dpi
...\..............\...................\add.root_partition.map.hbdb.cdb
...\..............\...................\add.root_partition.map.hbdb.hb_info
...\..............\...................\add.root_partition.map.hbdb.hdb
...\..............\...................\add.root_partition.map.hbdb.sig
...\..............\...................\add.root_partition.map.hdb
...\..............\...................\add.root_partition.map.kpt
...\..............\README
...\output_files\add.done
...\............\add.flow.rpt
...\............\add.map.rpt
...\............\add.map.smsg
...\............\add.map.summary
...\incremental_db\compiled_partitions
...\db
...\incremental_db
...\output_files
ADD