文件名称:adder
介绍说明--下载内容均来自于网络,请自行研究使用
VHDL语言编写,在实验箱上实现加法器的仿真,可行-VHDL language adder simulation experiment box, feasible
(系统自动生成,下载前可以参看下载内容)
下载文件列表
adder\aa (2).done
.....\aa.done
.....\aa.qpf
.....\aa.qsf
.....\aa.qws
.....\aa.vhd
.....\aa.vhd.bak
.....\db\aa.analyze_file.qmsg
.....\..\aa.db_info
.....\..\aa.eco.cdb
.....\..\aa.sld_design_entry.sci
.....\..\prev_cmp_aa.qmsg
.....\db
adder