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文件名称:add

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-12-13
  • 文件大小：
  • 7kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • da***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

加法器的verilog代码希望对需要的人起一定的参考-Adder verilog code hope for those who need to play a certain reference
(系统自动生成,下载前可以参看下载内容)

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compare.cr.mti

compare.mpf

compare.v

compare.v.bak

comparetest.v

comparetest.v.bak

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