文件名称:verilogHDL
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有限状态机实现可逆模六计数器
............................\Verilog HDL语言.txt
............................\工程文件_project_ok
............................\...................\db
............................\...................\..\ok.asm.qmsg
............................\...................\..\ok.asm_labs.ddb
............................\...................\..\ok.cbx.xml
............................\...................\..\ok.cmp.bpm
............................\...................\..\ok.cmp.cdb
............................\...................\..\ok.cmp.ecobp
............................\...................\..\ok.cmp.hdb
............................\...................\..\ok.cmp.kpt
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............................\...................\..\ok.cmp_merge.kpt
............................\...................\..\ok.db_info
............................\...................\..\ok.eco.cdb
............................\...................\..\ok.eds_overflow
............................\...................\..\ok.fit.qmsg
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............................\...................\..\ok.fnsim.qmsg
............................\...................\..\ok.hier_info
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............................\...................\..\ok.map_bb.hdb
............................\...................\..\ok.map_bb.hdbx
............................\...................\..\ok.map_bb.logdb
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............................\...................\..\ok.sgate_sm.rvd
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............................\...................\..\ok.sgdiff.hdb
............................\...................\..\ok.sim.cvwf
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............................\...................\..\ok.sim.qmsg
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............................\...................\..\ok.simfam
............................\...................\..\ok.sld_design_entry.sci
............................\...................\..\ok.sld_design_entry_dsc.sci
............................\...................\..\ok.smp_dump.txt
............................\...................\..\ok.syn_hier_info
............................\...................\..\ok.tan.qmsg
............................\...................\..\ok.tis_db_list.ddb
............................\...................\..\ok.tmw_info
............................\...................\..\prev_cmp_ok.asm.qmsg
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............................\....
............................\Verilog HDL语言.txt
............................\工程文件_project_ok
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