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[VHDL编程uart

说明:uart串口FPGA实现示例 example(uart serial interface example)
<davidren> 在 2024-12-25 上传 | 大小:10kb | 下载:0

[VHDL编程random_check

说明:随机码流中的报文捕捉器,Verilog编写,本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后,确认为报头,并开始对后续正式报文中的“1”进行计数,针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a me
<wanwan000> 在 2024-12-25 上传 | 大小:953kb | 下载:0

[VHDL编程26518282FPGA

说明:ep2c20f484n的应用,具有很大的作用(The application of ep2c20f484n has a great effect)
<(⊙﹏⊙)> 在 2024-12-25 上传 | 大小:9.03mb | 下载:0

[VHDL编程CPU-Pipeline

说明:五级流水线的CPU的工程文件,在vivado上用verilog语言实现,包括串口,可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)
<Si Cheng> 在 2024-12-25 上传 | 大小:14kb | 下载:0

[VHDL编程55680576lift

说明:电梯的智能控,是很好的毕业设计选择,十分有用(The intelligent control of the elevator is a good choice of graduation design)
<二维星空> 在 2024-12-25 上传 | 大小:282kb | 下载:0

[VHDL编程1

说明:curcuit simulation in Hspice
<Shayesteh> 在 2024-12-25 上传 | 大小:4kb | 下载:0

[VHDL编程数字钟

说明:数字钟(Digital clock)
<随风走> 在 2024-12-25 上传 | 大小:15kb | 下载:0

[VHDL编程DDS的VERILOG原代码

说明:实现了DDS的verilog源代码,可以使用(ajhsjdhjkshfjhfsjkjksa)
<骑单车追飞机> 在 2024-12-25 上传 | 大小:3kb | 下载:0

[VHDL编程20180125_5M_01

说明:基于verilog产生伪随机二进制序列,序列速率为5M(A pseudo-random binary sequence based on verilog.)
<沿途ing> 在 2024-12-25 上传 | 大小:4.5mb | 下载:0

[VHDL编程LS165

说明:LS165移位寄存器的verilog语言编写(The writing of the Verilog language of LS165 shift register)
<sagee> 在 2024-12-25 上传 | 大小:361kb | 下载:0

[VHDL编程count

说明:用verilog语言编写一个计数器,改参数实现不同时间的计数器(Writing a counter in the Verilog language)
<sagee> 在 2024-12-25 上传 | 大小:381kb | 下载:0

[VHDL编程LS164

说明:用verilog原因实现LS164移位寄存器(Implementation of the LS164 shift register with Verilog)
<sagee> 在 2024-12-25 上传 | 大小:354kb | 下载:0
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