[VHDL编程] FIFO

说明：FIFO code in verilog
<shahzadsaahil> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 1800.2-2017

说明：最新版 IEEE UVM standard(The newest UVM IEEE standard(2017))
<timo_liu> 在 2024-11-13 上传 | 大小：2.72mb | 下载：0

[VHDL编程] dif

说明：FPGA设计中，实现基准时钟的分频模块，该模块是将外围电路中所提供的50MHZ将其分频，对时钟模块作用后产生一秒一秒的时钟信号，另外对显示模块的计数器提供时钟实现显示模块的扫描功能。(The design of FPGA, the reference clock frequency module, this module is provided in the peripheral circuit of the 50MHZ frequen
<i belive> 在 2024-11-13 上传 | 大小：6.02mb | 下载：0

[VHDL编程] shuzizhong

说明：（1）24小时计时显示（时分秒）； （2）具有时间设置功能（时，分） ； （3）具有整点提示功能； （4）实现闹钟功能（定时，闹响）；((1) 24 hour time display (time, minute, second); (2) have time setting function (time and minute); (3) it has the function of whole point. (4) re
<Goddd> 在 2024-11-13 上传 | 大小：4.15mb | 下载：0

[VHDL编程] 1

说明：简单的组合逻辑设计，简单分频时序逻辑电路的设计，利用条件语句实现计数分频时序电路(Simple combinatorial logic design, design of simple frequency division sequential logic circuit and Realization of counting frequency division timing circuit by conditional statem
<随风sf> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 新建文本文档 (3)

说明：在Verilog中使用函数，用always块实现较复杂的组合逻辑电路，阻塞赋值与非阻塞赋值的区别(Using a function in Verilog, a complex combinational logic circuit is realized with a always block, and the difference between blocking assignment and non blocking assignm
<随风sf> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic_light

说明：使用Verilog编写交通灯控制代码，能够直接进行运行仿真。(Using Verilog to write traffic light control code, can run the simulation directly.)
<王家小丫头> 在 2024-11-13 上传 | 大小：12kb | 下载：0

[VHDL编程] DDS -changed

说明：DDS技术实现波形产生代码，可以编译下载学习使用！(DDS generate diagram program)
<shilj> 在 2024-11-13 上传 | 大小：4.76mb | 下载：0

[VHDL编程] uart_design

说明：UART设计的VERILOG代码，具有FIFO功能，能实现CPU与外设之间的数据与指令通信(The VERILOG code designed by UART, which has the function of FIFO, can realize the communication between the data and the instruction between the CPU and the peripherals)
<沐羽1996> 在 2024-11-13 上传 | 大小：535kb | 下载：0

[VHDL编程] piccolo_verilog

说明：采用verilog设计的一个piccolo密码算法的硬件实现(Hardware implementation of a piccolo cryptographic algorithm designed by Verilog)
<longfor> 在 2024-11-13 上传 | 大小：4kb | 下载：0

[VHDL编程] x264

说明：hwaccel = get_hwaccel
<中国大> 在 2024-11-13 上传 | 大小：16kb | 下载：0

[VHDL编程]  4-bit SISO shift register.

说明：Shifter_Modified 4-bit SISO shift register.
<mamine2ia> 在 2018-03-08 上传 | 大小：1.86kb | 下载：0