[VHDL编程] divizor_fregventa

说明：contains a divider on the frequency that can be obtained at 13.5 MHz output if the input signal is applied to a 40 MHz
<Mo11> 在 2025-03-03 上传 | 大小：998kb | 下载：0

[VHDL编程] Four-digital-adder-count

说明：该程序控制开发板上四位数码管进行加法计数，从0000至9999，溢出后清零-The program to control development board counts up four digital tube, cleared 0000-9999, after overflow
<郭功勋> 在 2025-03-03 上传 | 大小：501kb | 下载：0

[VHDL编程] 3-x-3-button-light-water

说明：该程序控制开发板上led依次点亮，达到流水灯的效果-The program control development in turn led panel lights, to the effect of light water
<郭功勋> 在 2025-03-03 上传 | 大小：434kb | 下载：0

[VHDL编程] led-and-digital-synchronous-beating

说明：verilog HDL语言程序，可以控制led和数码管同步跳动-verilog HDL language program, you can control led and digital synchronous beating
<郭功勋> 在 2025-03-03 上传 | 大小：395kb | 下载：0

[VHDL编程] jiaotongdeng

说明：十字路*通灯的控制，用fpga实现，verilog语言，可实现两个方向红绿黄左拐灯的控制。-Control crossroads traffic lights, with the fpga realize, verilog language, can achieve control of red, green and yellow in both directions left lamp.
<allen> 在 2025-03-03 上传 | 大小：230kb | 下载：0

[VHDL编程] edasingene

说明：基于FPGA的正弦信号发生器的设计，用verilog语言实现，可调整频率和周期。-FPGA design based on sinusoidal signal generator with verilog language, adjust the frequency and period.
<allen> 在 2025-03-03 上传 | 大小：590kb | 下载：0

[VHDL编程] freq

说明：基于FPGA的频率计，用verilog语言实现，在标准时钟周期内进行计数，得到信号的频率。-FPGA-based frequency meter, using verilog language, the standard clock counted to obtain the frequency of the signal.
<allen> 在 2025-03-03 上传 | 大小：222kb | 下载：0

[VHDL编程] volt

说明：基于FPGA的数字电压表的设计。用FPGA完成ADC0809的控制，测量电压值，并用数码管显示。-FPGA-based design of digital voltmeter. ADC0809 with FPGA complete control, measure voltage, and digital tube display.
<allen> 在 2025-03-03 上传 | 大小：144kb | 下载：0

[VHDL编程] local-bus

说明：基于FPGA的local bus接口。包含基于fifo和普通寄存器的两种方案。-FPGA-based local bus interface. Based fifo contains two programs and the general register.
<wang> 在 2025-03-03 上传 | 大小：324kb | 下载：0

[VHDL编程] dds

说明：这是自己写的dds源码，利用查找表方法，亲测可用。-It is written in their own dds source, using a lookup table method, pro-test available.
<xiezhuneng> 在 2025-03-03 上传 | 大小：5.49mb | 下载：0

[VHDL编程] Booth2-multiplier

说明：一个18bit乘以18bit的Booth2编码的乘法器，已验证通过-A 18bit*18bit booth2 mutiplixer
<yefeng> 在 2025-03-03 上传 | 大小：15kb | 下载：0

[VHDL编程] PipeLine-GCD-DSP

说明：流水线结构的最大公约数处理器，处理的数据为32bit,采用64级流水线实现。-A pipeline sturcture GCD DAC, data width is 32bit.
<yefeng> 在 2025-03-03 上传 | 大小：4kb | 下载：0