[VHDL编程] UartRecv

说明：Uart串口接受Verilog程序，用于开发板串口接受功能测试-Uart serial accept Verilog program for development board serial accept functional test
<Hunter> 在 2025-02-01 上传 | 大小：6.42mb | 下载：0

[VHDL编程] rgmiitest

说明：rgmii接口实现ip，源码里面包括了rgmii接口，还有完整的测试程序-rgmii interface relization code，including rgmii ip and the test function
<russellwong> 在 2025-02-01 上传 | 大小：1.63mb | 下载：0

[VHDL编程] PtDdcCic3

说明：CIC三级抽取滤波器源代码，包括modelsim的仿真代码，已经测试过稳定性-cic 3 cascade filter source code， including modelsim simulation code， and test
<russellwong> 在 2025-02-01 上传 | 大小：195kb | 下载：0

[VHDL编程] xapp423

说明：xilinx的xapp423，关于pace进行约束IO管脚的应用案例，艰难找到的-xilinx s app. about Creating Pin-Out Prior to Implementation with PACE, hard to find out
<russellwong> 在 2025-02-01 上传 | 大小：83kb | 下载：0

[VHDL编程] arb

说明：arbiter code for dual ported ram
<Anish Goel> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] cell_arch

说明：cell architecture for dual port ram
<Anish Goel> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] third

说明：codes for dual ported RAM
<Anish Goel> 在 2025-02-01 上传 | 大小：4kb | 下载：0

[VHDL编程] cell

说明：codes for DP ram synthesizable
<Anish Goel> 在 2025-02-01 上传 | 大小：7kb | 下载：0

[VHDL编程] csa_32

说明：The folder gives the 32 bit carry adder chain. IN CSA for cin = 1 or 0 ripple carry adders are used.-The folder gives the 32 bit carry adder chain. IN CSA for cin = 1 or 0 ripple carry adders are used.
<padmapriya> 在 2025-02-01 上传 | 大小：10kb | 下载：0

[VHDL编程] DE2_70_VGA_pattern_gen

说明：基于DE2-70的VGA彩条产生程序，适合初学者理解VGA的工作原理-VGA pattern generate in DE2-70
<黄功成> 在 2025-02-01 上传 | 大小：26kb | 下载：0

[VHDL编程] Introduction-to-verillog_good-document

说明：Introduction to verillog_good document
<Dong,Vo Dai> 在 2025-02-01 上传 | 大小：112kb | 下载：0

[VHDL编程] PWM

说明：System Verilog语言,功能为实现PWM波形-System Verilog
<Neddy> 在 2025-02-01 上传 | 大小：238kb | 下载：0