资源列表
[VHDL编程] T01_UART_CORE
说明：Verilog 实现的 UART串口读写控制核 参数化校验、时钟设置，完整工程（xilinx），包括文档、源码等。供学习参考，希望大家上传自己代码，共同提高，*小日本。-Verilog implementation of the UART serial port to read and write control nuclear parametric check, clock setting, complete project (Xi<FEIFEI> 在 2025-01-31 上传 | 大小：414kb | 下载：0
[VHDL编程] Ex10_music
说明： 用CPLD控制音频输出，实现音乐播放的功能，对时序控制。-With CPLD control the audio output to realize the music playback function, timing control.<张永龙> 在 2025-01-31 上传 | 大小：295kb | 下载：0
[VHDL编程] real_matrix_pkg
说明：real matrix package is very goood<savastakan> 在 2025-01-31 上传 | 大小：265kb | 下载：0
[VHDL编程] xilinx_11
说明：some impurement of Vhdl libary (floating point vs..)<savastakan> 在 2025-01-31 上传 | 大小：114kb | 下载：0
[VHDL编程] vhdl2008c
说明：VHDL extension, it is very good for this aim<savastakan> 在 2025-01-31 上传 | 大小：101kb | 下载：0
[VHDL编程] Verilog-tutorial
说明：verilog tutorial it is very good tutorial-verilog tutorial it is very good tutorial<savastakan> 在 2025-01-31 上传 | 大小：352kb | 下载：0
[VHDL编程] verilog
说明：it is very good tutorial about verilog<savastakan> 在 2025-01-31 上传 | 大小：450kb | 下载：0
[VHDL编程] Verilog_Tutorial
说明：it is very good tutorial, it is about vverilog<savastakan> 在 2025-01-31 上传 | 大小：752kb | 下载：0
[VHDL编程] Lecture6-Bus-Architecture
说明：simple processor with wirting in vhdl<savastakan> 在 2025-01-31 上传 | 大小：357kb | 下载：0
[VHDL编程] digital_clock
说明：本实验设计一个能够显示时、分、秒的数字时钟，时间在七段数码管上显示，显示数字为十进制数。通过开发板上的按键调整数字时钟的时间，分别用四个按键来控制分、时的增减，对于分、时的调整只影响本位，不产生进位或借位。各按键及数码管的功能要求如表1 所示。需要特别说明，因为开发板数码管的显示位宽不够，因此，通过一个开关进行切换选择（如：开,显示时分；关,显示分秒）。-When this experiment to design a display<刘旭> 在 2025-01-31 上传 | 大小：2kb | 下载：0
[VHDL编程] Frame-synchronization
说明：帧同步状态机主要是为了克服通信中可能出现的各种意外情况，包括信号丢失、信道误码等造成的通信中断，尽量维护正常的通信的进行。当系统启动后，同步状态机处于失步态，并且不断搜索输入信号中的有效同步模式（“10011011”），一旦当其找到一个有效的同步模式后，进入预同步态；在预同步态还不能完全确定当前找到的帧开始位置（由同步模式确定的位置）是正确的，还需要继续检查2个相隔一个帧长（256个时钟）后的位置是否仍然存在有效的同步模式，如果存在那么<刘旭> 在 2025-01-31 上传 | 大小：4kb | 下载：0