[VHDL编程] Verilog-Divide-by-45-Counter

说明：Verilog Divide by 4.5 Counter
<cmags> 在 2025-01-28 上传 | 大小：10kb | 下载：0

[VHDL编程] 1_hello

说明：fpga的nios hello程序，可快速了解fpga nios核的配置方法-fpga' s nios hello program, you can quickly learn how to configure fpga nios nucleus
<汪洋> 在 2025-01-28 上传 | 大小：1kb | 下载：0

[VHDL编程] 9_timer

说明：fpga的nios timer程序，可快速了解fpga nios核的配置方法-fpga' s nios timer program, you can quickly learn how to configure fpga nios nucleus
<汪洋> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] led_demo

说明：fpga初始化，实现led流水灯实验，数码管计时，以及开发板各模块初始化-fpga initialize realize led light water experiments, digital timer, as well as the board of each module initialization
<汪洋> 在 2025-01-28 上传 | 大小：5.18mb | 下载：0

[VHDL编程] sclk_switch

说明：在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，在高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，在这样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高频，切换过程可能会出现毛刺，是非常危险的，该程序能够有效的避免这个问题-Need some clock switching circuit, such as a circuit supports high-speed mode and low-
<wangfeng> 在 2025-01-28 上传 | 大小：177kb | 下载：0

[VHDL编程] flow_proc

说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。 把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。以芯片面积换取时间，即面积换取频率。-Pipeline structure is very complicated in the case of using the logic, through the sub-
<wangfeng> 在 2025-01-28 上传 | 大小：249kb | 下载：0

[VHDL编程] DDS

说明：DDS的核心是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。加载Matlab 产生的波形，通过FPGA输出DDS信号-Core DDS is the phase accumulator, a phase accumulator and phase accumulator registers, its role is to carry o
<wangfeng> 在 2025-01-28 上传 | 大小：905kb | 下载：0

[VHDL编程] SP_SCH(Executable)

说明：调度器一般包括SP、RR、WFQ等，SP调度指的是绝对高优先级调度，此种调度不带权重概念，按照优先级进行调度。四个按键作为端口有效指示，2个LED发光二极管指示此时调度的端口号，可以按下KEY3按键，按下按键代表当前按键输入无效，然后观测LED，没有按下的时候LED1 LED0都发光，按下KEY3按键的时候LED1发光 LED0不发光，代表此时调度端口为2，不按下时候代表调度端口为3。 -The scheduler typically
<wangfeng> 在 2025-01-28 上传 | 大小：6.49mb | 下载：0

[VHDL编程] SPI

说明：一种基于FPGA，Verilog语言的SPI总线实现方式，顶层添加自己想要传输的内容到相应的地址就行，百分百可以。-Based FPGA, SPI bus implementations Verilog language, the top add your own content you want to transfer to the appropriate address on the line, can be hundred per
<> 在 2025-01-28 上传 | 大小：8kb | 下载：0

[VHDL编程] AD9362

说明：一种基于xilinx S6，verilog语言，实现AD9362,IDDR ODDR接口的设计，已经过实际测试-Based xilinx S6, verilog language, achieve AD9362, design IDDR ODDR interface, has been the actual test
<> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] AD80305

说明：一种基于xilinx FPGA S6,verilog 实现AD80305输入输出接口配置，可参考-Based xilinx FPGA S6, verilog realize AD80305 input and output interface configuration, refer to
<> 在 2025-01-28 上传 | 大小：3kb | 下载：0

[VHDL编程] data_switch

说明：verilog 实现15bit数据与176bit数据间的相互转换，可根据此代码作一定的修改，可以实现其他位宽数据的转换-verilog to achieve mutual conversion between 15bit data with 176bit data can make certain changes based on this code, you can achieve the conversion of other bi
<> 在 2025-01-28 上传 | 大小：2kb | 下载：0