[VHDL编程] convertermat

说明：Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more
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[VHDL编程] matlabtoconver

说明：Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more
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[VHDL编程] matlabtomodelsim

说明：matlab to model sim converter coding of vhdl code ypu want to convert that matlab into the xilinx platform model sim simulator
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[VHDL编程] ldpc-code

说明：ldpc codes are low dencity paRity checking matrix to check the parity on matrix based g and h algorithm based on algorithm matrix input will be added to this code
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[VHDL编程] ldpc-decoder-code

说明：Specify the decision method used for decoding as one of Hard decision | Soft decision . The default is Hard decision . When you set this property to Hard decision , the output is decoded bits of double or logical data ty
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[VHDL编程] UART

说明：（1）在FPGA上设计UART接收模块实现从PC接收串口数据(RS232串口通信)； （2）在FPGA上设计UART发送模块，把从PC接收的数据的16进制值加1再发送给PC； -(1) Design UART receiver module receives serial data (RS232 serial communication) the PC to the FPGA (2) Design UART transmit
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[VHDL编程] DDS

说明：基于fpga的DDS详细设计方案 verilog语言 正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-Direct Digital Synthesizer base on fpga use verilog Sine calculator to calculate the value of the d
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[VHDL编程] mpi

说明：MPI接口就是CPU和逻辑之间通信的一个接口，一般使用总线方式，总线一般有两种标准，一种是MOTO模式，另外一种是intel模式。-MPI interface is an interface for communication between the CPU and the logic, the general way of using the bus, the bus generally have two standards, one
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[VHDL编程] flow_proc

说明：FPGA FLOW verilog流水线把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。以芯片面积换取时间，即面积换取频率-FPGA FLOW verilog To a complex pipeline logic is divided into several blocks to achieve a relatively simple, reduce the logic level signal, increa
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[VHDL编程] RR_SCH(Executable)

说明：FPGA VERILOG调度器一般包括SP、RR、WRR、WFQ等，RR调度指的是轮询调度，此种调度不带权重概念，均匀轮询进行调度。-FPGA VERILOG The scheduler typically include SP, RR, WRR, WFQ, etc., RR refers to the round robin scheduling, dispatching without the weight of such conc
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[VHDL编程] sclk_switch

说明：fpga verilog 在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，在高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，在这样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高频，切换过程可能会出现毛刺，是非常危险的，为了避免这个问题，有两种方法： 1、 在时钟切换时，进入复位，只有当切换完成时，复位才结束 2、 采用时钟切换电路。 -fpga verilog Need some
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[VHDL编程] TCAM

说明：FPGA VERILOG TCAM (ternary content addressable memory)是一种三态内容寻址存储器，主要用于快速查找ACL、路由等表项。-FPGA VERILOG TCAM (ternary content addressable memory) is a ternary content addressable memory, mainly used to quickly find ACL, routi
<网窝囊> 在 2025-01-27 上传 | 大小：964kb | 下载：0