[VHDL编程] xilinx_license_2015

说明：Vivado Design Suite v2015.4版本license-the license of Vivado Design Suite v2015.4
<ranbowang> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] RS_Encode_Decode

说明：RS(255,223)编解码算法。verilogHDL代码实现，在XILINX的芯片上得到验证。不包含任何IP核，方便移植到任何FPGA芯片。-RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to tr
<ranbowang> 在 2025-01-19 上传 | 大小：14kb | 下载：0

[VHDL编程] Random_Derandom

说明：通信中加扰/解扰算法。FPGA源代码，verilogHDL语言实现，包含测试程序。-Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.
<ranbowang> 在 2025-01-19 上传 | 大小：4kb | 下载：0

[VHDL编程] Interleaver_Deinterleaver

说明：通信中卷积交织/解交织FPGA源程序，采用verilogHDL代码实现，包含测试程序，经过验证。-Communication in the convolutional interleaving/de interleaving FPGA source program, using verilogHDL code to achieve, including test procedures, after verification.
<ranbowang> 在 2025-01-19 上传 | 大小：9kb | 下载：0

[VHDL编程] uartlvds

说明：UART VHDL sources with FIFO-UART VHDL sources with FIFO,baudrate,receiver,transmitter,register,testbench
<毕向伟> 在 2025-01-19 上传 | 大小：12kb | 下载：0

[VHDL编程] QPSK

说明：这是用ISE编写的verilog语言的QPSK调制的代码-This is the QPSK modulation verilog language written with ISE code
<陈磊> 在 2025-01-19 上传 | 大小：237kb | 下载：0

[VHDL编程] conv_encoder(rate=1_2)

说明：这是用ISE编写的verilog语言1/2码率的卷积编码的代码-It is written in verilog language ISE convolution coding rate 1/2 code
<陈磊> 在 2025-01-19 上传 | 大小：1.63mb | 下载：0

[VHDL编程] AD9854(Altera)

说明：这是个用FPGA编写的AD9854的驱动程序，它包含了FSK,PSK,ASK。-This is a written in FPGA driver of AD9854, it contains the FSK and PSK, ASK.
<隼化劫> 在 2025-01-19 上传 | 大小：391kb | 下载：0

[VHDL编程] anish-bit-masking

说明：vhdl code for bit masking algorithm
<gopalakirshnan> 在 2025-01-19 上传 | 大小：205kb | 下载：0

[VHDL编程] 05413cordic

说明：VHDL CODE FOR CORDIC ALGORITHM
<gopalakirshnan> 在 2025-01-19 上传 | 大小：140kb | 下载：0

[VHDL编程] pll_prj

说明：PLL配置仿真实验 PLL，即锁相环。简单的理解，给PLL 一个时钟输入（一般是外部晶振时钟）， 然后经过PLL 内部的处理以后，在PLL 的输出端口就可以得到一定范围的时钟频 率。其之所以应用广泛，因为从PLL 输出得到的时钟不仅仅从频率和相位上比较 稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。-Altera FPGA Cyclone
<相同> 在 2025-01-19 上传 | 大小：126kb | 下载：0

[VHDL编程] AX301_led_test_code

说明：黑金AX301开发板led相关实验程序代码-AX301 development board LED test code
<张天奇> 在 2025-01-19 上传 | 大小：1kb | 下载：0