[VHDL编程] counter10

说明：该程序实现的是10进制的计数器，具有置位复位的功能。-the program is the band of 10 counters, with the home-reset function.
<许嘉璐> 在 2024-12-25 上传 | 大小：13kb | 下载：0

[VHDL编程] codestream

说明：设计一个模块，从一个窜行数据流里检测出码流“11100”，这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch
<许嘉璐> 在 2024-12-25 上传 | 大小：8kb | 下载：0

[VHDL编程] pcm

说明：该程序设计了一个产生PCM码流时序信号的模块，他包括输入端CLK，SET及输出端Q1,Q2,Q3-the program have designed a PCM signal timing modules, including the CLK input, and output SET Q1, Q2 and Q3
<许嘉璐> 在 2024-12-25 上传 | 大小：8kb | 下载：0

[VHDL编程] Verilog HDL设计练习进阶

说明：初学verilog HDL时 找的好资料 大家共享-Beginners should try to find a good share information
<chencsw> 在 2024-12-25 上传 | 大小：665kb | 下载：0

[VHDL编程] air_conditioner

说明：空调温控电路有限状态自动机， 有ＴＥＭＰ＿ＨＩＧＨ和ＴＥＭＰ＿ＬＯＷ 分别与传感器相连用语检测室内温度．-air-conditioning temperature control circuit finite state automaton, and TEMP_LOW TEMP_HIGH with sensors connected to the indoor temperature detection terminology.
<韩> 在 2024-12-25 上传 | 大小：3kb | 下载：0

[VHDL编程] SCAN_COUNT

说明：用VHDL编写的关于SCAN的一个小程序，希望大家看了后能喜欢，也可以学学哟！-VHDL SCAN prepared on a small procedures in the hope that after reading them you will like and can learn yo!
<lw> 在 2024-12-25 上传 | 大小：4kb | 下载：0

[VHDL编程] cpu16

说明：一个16位cpu的vhdl代码。具体内容我也不清楚，自己慢慢研究吧-a 16 cpu of VHDL code. Specific content is not clear to me that their study it slowly
<王林> 在 2024-12-25 上传 | 大小：3kb | 下载：0

[VHDL编程] alu_vlog

说明：学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.-learning HDL Bencher generate test accumulation, and called directly ModelSim simulation methods.
<yiyi> 在 2024-12-25 上传 | 大小：151kb | 下载：0

[VHDL编程] sorce

说明：一个很好的利用verilog编程实现的cpu程序，一定要好好利用。-a good use of the Verilog Programming cpu procedures, we must make good use of.
<刘永> 在 2024-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] 路*通灯

说明：
<张宵> 在 2024-12-25 上传 | 大小：116kb | 下载：0

[VHDL编程] msttr

说明：msttr是用vhdl语言开发的一个交通灯程序-msttr VHDL language is a development of the traffic lights procedures
<王剑> 在 2024-12-25 上传 | 大小：4kb | 下载：0

[VHDL编程] hjs Verilog

说明：是verilog例子。初级适用。包括了简单的例子。-example. The initial application. Including a simple example.
<黄先生> 在 2024-12-25 上传 | 大小：39kb | 下载：0