[VHDL编程] tbcpu8bit2

说明：极小的CPU的VHDL源代码，仅需要占用32个宏单元的CPLD。除了VHDL源代码还包括了汇编器的C源代码-minimal CPU VHDL source code, only occupy 32 macrocell CPLD. Apart from VHDL source code also includes a compilation of C source code
<冰激凌> 在 2024-12-26 上传 | 大小：201kb | 下载：0

[VHDL编程] uart2

说明：uart 通用异步接受机 编译环境为quartus-UART Universal Asynchronous Receiver and build environment for Quartus
<雷鸣> 在 2024-12-26 上传 | 大小：192kb | 下载：0

[VHDL编程] conv_code

说明： 用VHDL实现卷积码编码，该码为（2.1.3）型卷积码。-using VHDL Convolutional coding, the code (2.1.3)- Convolutional Codes.
<武汉> 在 2024-12-26 上传 | 大小：1kb | 下载：0

[VHDL编程] Traffic_Light_Final

说明：Traffic light written with Verilog-written with Verilog
<吴意曦> 在 2024-12-26 上传 | 大小：979kb | 下载：0

[VHDL编程] final_code

说明：mining source code written in Verilog
<吴意曦> 在 2024-12-26 上传 | 大小：20kb | 下载：0

[VHDL编程] Modelsim上机指导

说明：
<康海涛> 在 2024-12-26 上传 | 大小：85kb | 下载：0

[VHDL编程] Butterworth_IIR_Filter

说明：
<代数> 在 2024-12-26 上传 | 大小：96kb | 下载：0

[VHDL编程] Altera-AHDL语言设计的PCI总线Core

说明：Altera AHDL语言设计的PCI总线Core,很难得的PCI设计资料-Altera AHDL design Core PCI, the PCI is difficult to design information
<CP> 在 2024-12-26 上传 | 大小：86kb | 下载：0

[VHDL编程] crc_16

说明：循环冗余校验，crc_16,主要运用在数字通信系统。用Verilog HDL编写。-Cyclic Redundancy Check, crc_16, mainly used in digital communications systems. Prepared with Verilog HDL.
<*> 在 2024-12-26 上传 | 大小：31kb | 下载：0

[VHDL编程] booth_mul

说明：一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols/unsigned multiplication of the number of binary multipliers.
<*> 在 2024-12-26 上传 | 大小：19kb | 下载：0

[VHDL编程] veriloghdl快速入门

说明：verilog hdl 快速入门,里面包含很多有用的硬件描述语言的程序-Verilog HDL Quick Start, which contains many useful hardware descr iption language procedures
<guo> 在 2024-12-26 上传 | 大小：363kb | 下载：0

[VHDL编程] FPGA_Design_Guide_Chapter1_Westor

说明：可编程器件，如果有问题的可以和我直接联系-programmable devices, if a problem can be directly linked to and I
<张力> 在 2024-12-26 上传 | 大小：2.05mb | 下载：0