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[VHDL编程USB 2.0 IP Core

说明:USB20的IP CORE,可以直接用在SOPC下,自动完成全部的枚举,只需修改枚举参数即可!-USB20 IP CORE, can be directly used in SOPC, automatically complete the enumeration. only a modification of enumerated parameters can be!
<林风> 在 2024-12-26 上传 | 大小:177kb | 下载:0

[VHDL编程fifo程序

说明:用verilog语言在fpga中实现fifo功能!-using Verilog language in which they simply realize fifo function!
<刘涛> 在 2024-12-26 上传 | 大小:1kb | 下载:0

[VHDL编程k5

说明:串口通信实验程序,用于FPGA和电脑串口通信研究-experimental procedure for FPGA serial communications and computer research
<仇海亮> 在 2024-12-26 上传 | 大小:1.04mb | 下载:0

[VHDL编程用cpld实现曼彻斯特编码

说明:用cpld实现曼彻斯特编码 用verilog HDL进行曼彻斯特编码,用于通信中-cpld achieve with Manchester encoding with Verilog HDL Manchester encoding. for Communication
<*> 在 2024-12-26 上传 | 大小:4kb | 下载:0

[VHDL编程异步FIFO存储器的控制设计

说明:异步FIFO控制器的设计 主要用于异步先进先出控制器的设计。 所用语言Verilog HDL.-asynchronous FIFO controller design for the main asynchronous FIFO controller design. The language used Verilog HDL.
<*> 在 2024-12-26 上传 | 大小:6kb | 下载:0

[VHDL编程D触发器的设计

说明:D触发器的设计 主要用在时序电路中。 所用语言为Verilog HDL.-D flip-flop with the main design of the timing circuit. The language used for Verilog HDL.
<*> 在 2024-12-26 上传 | 大小:3kb | 下载:0

[VHDL编程用一位全加器组成四位全加器

说明:用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
<*> 在 2024-12-26 上传 | 大小:3kb | 下载:0

[VHDL编程指令译码电路的设计

说明:指令译码电路的设计。 主要用在数字电路的设计中。 所用语言为Verilog HDL.-instruction decoder circuit design. Mainly used in digital circuit design. The language used for Verilog HDL.
<*> 在 2024-12-26 上传 | 大小:4kb | 下载:0

[VHDL编程FIRvhdl

说明:用vhdl实现一个fir滤波器 设计要求: 1.最小阻带衰减-30db。 2.带内波动小于1db. 3.用MATLIB与MAXPLUS2联合设计与仿真-use VHDL to achieve a fir filter design requirements : 1. The smallest stop band attenuation- 30dB. 2. With fluctuating within less than
<达闻西> 在 2024-12-26 上传 | 大小:3kb | 下载:0

[VHDL编程crc_verilog_xilinx

说明:CRC校验码,用于对数据流进行crc校验。 主要有CRC_16,CRC_8,CRC_32校验。 所用语言为Verilog HDL.-CRC code for the data flow crc check. Main CRC_16, CRC_8, CRC_32 check. The language used for Verilog HDL.
<*> 在 2024-12-26 上传 | 大小:10kb | 下载:0

[VHDL编程等精度频率计

说明:使用vhdl语言写的fpga的应用程序,使献策内容为等精度频率计-use of the VHDL language they simply write the application procedures so that such ideas as to accuracy Cymometer
<丢丢熊> 在 2024-12-26 上传 | 大小:246kb | 下载:1

[VHDL编程COUNT_100

说明:使用Vhdl语言编写的FPGA应用程序,实现的内容是100进制计数器-use Vhdl language FPGA applications, realizing the contents of the 100 NUMBER
<丢丢熊> 在 2024-12-26 上传 | 大小:181kb | 下载:0
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