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[VHDL编程] Booth_Multiplier
说明:布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.-Booth multiplier VHDL procedures downloaded directly extract copy affixed to the EDATOOL you can.<韓堇> 在 2024-10-06 上传 | 大小:1024 | 下载:0
[VHDL编程] frame_sync
说明:帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。-fr a me synchronization module Veriolog source. The ModelSim of a project. A test document.<刘仪> 在 2024-10-06 上传 | 大小:24576 | 下载:1
[VHDL编程] parity2258
说明:奇偶校验码的VERILOG源码,为MODELSIM下的一个工程。有测试文件。-parity VERILOG source code for MODELSIM of a project. A test document.<刘仪> 在 2024-10-06 上传 | 大小:25600 | 下载:0
[VHDL编程] Full_Adder
说明:全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼-full adder and the VHDL_CODE TEST_BENCH not extract passwords<韓堇> 在 2024-10-06 上传 | 大小:1024 | 下载:0
[VHDL编程] time_display&alarm_clock
说明:此为在实验板上通过的时钟闹铃程序,源码分别用ASM和VHDL描叙,但两程序功能不同。-this experiment for the board through the alarm clock procedures were used ASM source VHDL and depicts, but the two procedures different functions.<陈谷> 在 2024-10-06 上传 | 大小:2048 | 下载:0
[VHDL编程] program_all
说明:此文件里为我多年收集的子程序模块源代码,对于初学者很适用。用多种语句描叙,有常用的基本电路模块描叙。-this document for many years I collected subroutine module source code, the application for beginners. Using a variety of statements depicts a common basic circuit modul<陈谷> 在 2024-10-06 上传 | 大小:4096 | 下载:0