[VHDL编程] frame_sync

说明：帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。-fr a me synchronization module Veriolog source. The ModelSim of a project. A test document.
<刘仪> 在 2024-12-27 上传 | 大小：24kb | 下载：1

[VHDL编程] hamin0132

说明：汉明码的编结码模块，用verilog写成，为Modelsim下的一个工程。-series guitar code modules, using Verilog languages, as Modelsim of a project.
<刘仪> 在 2024-12-27 上传 | 大小：31kb | 下载：0

[VHDL编程] QPSK2154

说明：QPSK的VERLOG源码，在MODELSIM下的一个工程，有测试向量。-QPSK VERLOG source of the MODELSIM of a project, test vector.
<刘仪> 在 2024-12-27 上传 | 大小：23kb | 下载：1

[VHDL编程] dll11254

说明：数字琐相环DPLL的VERLOG代码，MODELSIM下的工程，有测试文件-digital phase-locked loop DPLL VERLOG code MODELSIM under the projects, a test document
<刘仪> 在 2024-12-27 上传 | 大小：19kb | 下载：0

[VHDL编程] crc3321

说明：CRC循环校验码的VERILOG源文件，在MODELSIM下的一个工程。-Cyclic Check Code VERILOG source, the MODELSIM of a project.
<刘仪> 在 2024-12-27 上传 | 大小：26kb | 下载：0

[VHDL编程] parity2258

说明：奇偶校验码的VERILOG源码，为MODELSIM下的一个工程。有测试文件。-parity VERILOG source code for MODELSIM of a project. A test document.
<刘仪> 在 2024-12-27 上传 | 大小：25kb | 下载：0

[VHDL编程] EDATOOL

说明：EDA的工具介紹(WORD檔)<沒有解壓縮密碼>-introduced EDA tools (Word stalls) lt; No extract passwords gt;
<韓堇> 在 2024-12-27 上传 | 大小：16kb | 下载：0

[VHDL编程] Full_Adder

说明：全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼-full adder and the VHDL_CODE TEST_BENCH not extract passwords
<韓堇> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] time_display&alarm_clock

说明：此为在实验板上通过的时钟闹铃程序，源码分别用ASM和VHDL描叙，但两程序功能不同。-this experiment for the board through the alarm clock procedures were used ASM source VHDL and depicts, but the two procedures different functions.
<陈谷> 在 2024-12-27 上传 | 大小：2kb | 下载：0

[VHDL编程] program_all

说明：此文件里为我多年收集的子程序模块源代码，对于初学者很适用。用多种语句描叙，有常用的基本电路模块描叙。-this document for many years I collected subroutine module source code, the application for beginners. Using a variety of statements depicts a common basic circuit modul
<陈谷> 在 2024-12-27 上传 | 大小：4kb | 下载：0

[VHDL编程] I2C_read

说明：
<陈谷> 在 2024-12-27 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C_write

说明：
<陈谷> 在 2024-12-27 上传 | 大小：1kb | 下载：0