[VHDL编程] pcit32_verilog_lattice

说明：这个我也太清楚是什么 反正师兄们说有用 发大家-I am also very clear that what is useful anyway, say senior U.S. fa
<wang> 在 2024-11-13 上传 | 大小：420kb | 下载：0

[VHDL编程] ModelSim.SE.v6.2bcrack

说明：如题，ModelSim se 6.2的破解方法说明，pdf版本，很好用。-Such as title, ModelSim se 6.2 descr iption of the crack, pdf version, it just works.
<ln> 在 2024-11-13 上传 | 大小：51kb | 下载：0

[VHDL编程] video_in

说明：一个视频信号输入的verilog源代码，里面含有相关的使用文档。-A video signal input of the Verilog source code, which contains documents related to the use.
<ln> 在 2024-11-13 上传 | 大小：332kb | 下载：0

[VHDL编程] fir

说明：FIR数字滤波器程序，采用vhdl编写，可用于FPGA电路-FIR digital filter procedure for the preparation of VHDL can be used in FPGA circuit
<zhao onely> 在 2024-11-13 上传 | 大小：169kb | 下载：0

[VHDL编程] cpu-leon3-altera-ep1c20

说明：一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了在Altera公司的ep1c20 FPGA的位码文件和配置文件，可以直接下载使用！-A VHDL design with the use of powerful 32-bit CPU, this document contains Altera Corporation in the ep1c20 FPGA code and configuration files, you
<zhao onely> 在 2024-11-13 上传 | 大小：671kb | 下载：0

[VHDL编程] cpu-leon3-altera-ep2s60-ddr

说明：一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了与之配套的DDR控制器程序！-A VHDL design with the use of powerful 32-bit CPU, this document contains a complete set of DDR controller program!
<zhao onely> 在 2024-11-13 上传 | 大小：735kb | 下载：0

[VHDL编程] cpu-leon3-xilinx-ml505

说明：
<zhao onely> 在 2024-11-13 上传 | 大小：382kb | 下载：0

[VHDL编程] cpu-leon3-gr-pci-xc2v3000

说明：一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了与之配套的PCI位码文件及配置程序。-A VHDL design with the use of powerful 32-bit CPU, this document contains a complete set of the PCI code files and configuration procedures.
<zhao onely> 在 2024-11-13 上传 | 大小：407kb | 下载：0

[VHDL编程] seg

说明：一个时钟程序，还有跑表，感觉相当不错的，有需要就下载吧-A clock procedures, as well as stopwatch, I feel pretty good, there is a need to download it
<土波> 在 2024-11-13 上传 | 大小：2kb | 下载：0

[VHDL编程] Syn_FIFO

说明：
<李东临> 在 2024-11-13 上传 | 大小：2kb | 下载：0

[VHDL编程] fft_IPcore

说明：这是一个fft的IP核，安装要求为quartus6.0以上。解压安装后可在quartus里例化使用，元件主要为cyclone和stratix,最大支持1024点的转换。
<李杰> 在 2024-11-13 上传 | 大小：8.32mb | 下载：0

[VHDL编程] uart_regs

说明：此程序为串行通信程序,采用verilog语言编写的,经过仿真验证已经通过.-This procedure for the serial communication procedures, the use of Verilog language, after simulation has been adopted.
<江> 在 2024-11-13 上传 | 大小：758kb | 下载：0