[VHDL编程] bch_encoder_decoder

说明：bch encoder+decoder 源代码，Flash控制器，通讯都需要用到哦-bch encoder+ decoder source code, Flash controller, communications are needed Oh
<linchan> 在 2024-11-13 上传 | 大小：133kb | 下载：0

[VHDL编程] 2C35F672_FFT

说明：在Altera芯片2C35F672平台上的FFT程序，采用DSPBuilder5.0，生成Verilog文件。开发环境：QuartusII5.0。-In the Altera chip 2C35F672 platform FFT procedures DSPBuilder5.0, generated Verilog file. Development Environment: QuartusII5.0.
<lovenevol> 在 2024-11-13 上传 | 大小：463kb | 下载：0

[VHDL编程] ddr_ctrl

说明：verilog hdl coding DDR sdram control for fpga -verilog hdl coding DDR sdram control for fpga
<王郁> 在 2024-11-13 上传 | 大小：27kb | 下载：0

[VHDL编程] oc_i2c_master

说明：NIOSII I2C接口模块及驱动程序，并含有测试程序。对想开发NIOS的工程师很有帮助-NIOSII I2C interface module and driver, and contains the test procedures. NIOS of engineers want to develop useful
<weikang> 在 2024-11-13 上传 | 大小：254kb | 下载：0

[VHDL编程] 20073281701343812

说明：六层的电梯控制系统 用VHDL描述同时还附有系统仿真图形
<key > 在 2024-11-13 上传 | 大小：159kb | 下载：0

[VHDL编程] 8051core-Verilog

说明：利用verlilog hdl语言编程，完成了8051内核，非常值得学习硬件描述语言的人看看！-Verlilog hdl programming language to use to complete the 8051 core, very much worth learning hardware descr iption language of the people to see!
<小方> 在 2024-11-13 上传 | 大小：52kb | 下载：0

[VHDL编程] fifo

说明：高速FIFO，verilog设计。速度高达130Mhz-High-speed FIFO, verilog design. Speed up to 130MHz
<> 在 2024-11-13 上传 | 大小：105kb | 下载：0

[VHDL编程] examples(verilog)

说明：verilog 语言实例，对于新手学习有很大帮助的实例-Examples of Verilog language, the novice has to learn very helpful examples of
<心音> 在 2024-11-13 上传 | 大小：111kb | 下载：0

[VHDL编程] clk_div

说明：vhdl语言描述分频器，实现2、4、8、16……分频，经过实践-descr iption language VHDL divider, 2,4,8,16 ... ... realize frequency, through the practice of
<digua> 在 2024-11-13 上传 | 大小：35kb | 下载：0

[VHDL编程] vhdl_rs232

说明：使用FPGA透过RS232与PC的作沟通，
<苏山河> 在 2024-11-13 上传 | 大小：3kb | 下载：0

[VHDL编程] CPLD-AT89C51com

说明： 可编程逻辑器件cpld与单片机双向通信的源程序-Programmable logic device CPLD and MCU for two-way communication of the source
<jjaai> 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] elec_lock

说明：本程序是用VHDL语言实现电子密码锁功能,整个系统分为三大模块,一为控制模块,二为键盘显示模块,三为处理模块-This procedure is a VHDL language electronic code lock function, the entire system is divided into three modules, one for the control module, two for the keyboard di
<敬礼> 在 2024-11-13 上传 | 大小：263kb | 下载：0