[VHDL编程] SELLER

说明：基于verilog HDL的自动售货机控制电路设计: 可以对5种不同种类的货物进行自动售货,价格分别为A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售货机可以接受1元,5角,1角三种硬币(即有三种输入信号IY,IWJ,IYJ),并且在一个3位7段LED(二位代表元,一位代表角)显示以投入的总钱数，最大9.90元，如果大于该数值，新投入的硬币会退出,选择货物的输入信号Ia,Ib,Ic,Id,Ie和一个放弃信号
<chenyi> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] alu

说明：4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。-4bit ALU (arithmetic logic unit) design is given in the design of alu input and output structure an
<chenyi> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] multiplier

说明：booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder-booth multiplier:
<chenyi> 在 2024-10-11 上传 | 大小：3072 | 下载：0

[VHDL编程] systolic

说明：脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器-Pulse Multiplier: a GF (2m) domain on the Digit-Serial pulsation structure (Systolic) the multiplier
<chenyi> 在 2024-10-11 上传 | 大小：2560000 | 下载：0

[VHDL编程] multiplier

说明：8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用
<chenyi> 在 2024-10-11 上传 | 大小：9216 | 下载：0

[VHDL编程] vhdl_180gelizi

说明：VHDL的一些实例。 有加法器。存储器之类的。基本模块-Some examples of VHDL. Have adder. Like memory. Basic modules
<KKKK> 在 2024-10-11 上传 | 大小：112640 | 下载：0

[VHDL编程] 16_multi

说明：16*16有符号乘法器的  编码方式：Booth编码，  拓扑结构：简单阵列  加法器：Ripple Carry Adder-16* 16 multiplier symbols have the
<chenyi> 在 2024-10-11 上传 | 大小：30720 | 下载：0

[VHDL编程] moore

说明：moore状态机,综合已通过，可放心使用！正式版。-moore state machine, the Composite has passed, can rest assured that the use of! The official version.
<> 在 2024-10-11 上传 | 大小：117760 | 下载：0

[VHDL编程] main

说明：vhdl程序 Uncomment the following lines to use the declarations that are provided for instantiating Xilinx primitive components.-VHDL procedures Uncomment the following lines to use the declarations that areprovided for i
<扬天> 在 2024-10-11 上传 | 大小：1024 | 下载：0

[VHDL编程] 8_jjfq

说明：用VHADL和Verilog HDL实现带进位的8位加减法器。-Using Verilog HDL and realize VHADL into 8-bit instruments used in addition and subtraction.
<赵文武> 在 2024-10-11 上传 | 大小：2048 | 下载：0

[VHDL编程] FIR

说明：FIR数字滤波器分布式算法的原理及FPGA实现-Distributed Arithmetic FIR digital filter FPGA Principle and realize
<王杰> 在 2024-10-11 上传 | 大小：599040 | 下载：0

[VHDL编程] chuzhuche

说明：采用JAVA语言实现的出租车计价器的程序，与大家分享-JAVA language used to achieve Taximeter procedures, to share with you
<舒晓明> 在 2024-10-11 上传 | 大小：313344 | 下载：0