[VHDL编程] USB

说明：USB源代码，基于VHDL语言编写，在QuartusII上面已验证其功能-USB source code, based on the VHDL language, verified in QuartusII above its function
<周> 在 2024-10-13 上传 | 大小：5120 | 下载：0

[VHDL编程] divider

说明：该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字-The module for the divider, the clock frequency 1KHz frequency per minute into the first clock frequency In fact, the source can be any integer frequenc
<Tomy Lee> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] DDR_SDRAM_controller

说明：ddr sdram 的vhdl实现，包括各个模块的实现以及仿真文件-ddr sdram realization of VHDL, including the realization of each module as well as the simulation file
<shroy> 在 2024-10-13 上传 | 大小：1021952 | 下载：0

[VHDL编程] dianji

说明：QuartusII环境下，用于upds实验板的三相六拍电机-QuartusII environment, for the three-phase experimental board upds shot six motor
<陈晨> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] XilinxisdisclosingthisSpecification

说明：Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的设计”描述将 TI TMSC6000 EMIF 连接到 Virtex?-II 系列或 Spartan?-3 FPGA 的实现。 ? 第 3 章“Virtex-4 FP
<xujj> 在 2024-10-13 上传 | 大小：669696 | 下载：0

[VHDL编程] FSCQ1565RP

说明：FSCQ1565RP J TAG驱动算法是MCU 以J TAG模式配置FPGA 的关 键。算法调用SVF 配置文件,解释其中的语法规范,生成严 格的TAP 总线时序,驱动MCU 的通用I/ O 管脚来完成对 FPGA 的配置。其中TAP 时序是算法设计和实现调试的一 个主要方面,时序关系[ 2 ]如图3 所示。-FSCQ1565RPJ TAG-driven algorithm is MCU to configure
<xujj> 在 2024-10-13 上传 | 大小：1143808 | 下载：0

[VHDL编程] examples

说明：verlog编程135例，对于初学者很有帮助-135 cases of programming verlog, very helpful for beginners
<131254> 在 2024-10-13 上传 | 大小：113664 | 下载：0

[VHDL编程] aa

说明：xilinx环境下开发vhdl语言串行接口设计-Xilinx VHDL language development environment serial interface design
<wang> 在 2024-10-13 上传 | 大小：219136 | 下载：0

[VHDL编程] verilog_book

说明：关于verilog的书籍~ 具有极大的参考价值-On the Verilog books ~ has great reference value
<> 在 2024-10-13 上传 | 大小：4170752 | 下载：0

[VHDL编程] clock_domain_process

说明：一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。-A will be converted to asynchronous clock domain synchronous clock domain methods, can save resources, and avoid the Gray code conversion.
<lllixplg> 在 2024-10-13 上传 | 大小：711680 | 下载：0

[VHDL编程] 8051core

说明：8051 VHDL IP Core，有兴趣的可以-8051 VHDL IP Core, who are interested can
<lllixplg> 在 2024-10-13 上传 | 大小：25600 | 下载：0

[VHDL编程] SPI_verilog_vhdl

说明：SPI串口的内核实现（分别使用verilog和vhdl语言描述的）-The core of the realization of SPI serial port (using Verilog and VHDL language descr iption of the)
<徐剑> 在 2024-10-13 上传 | 大小：13312 | 下载：0