[VHDL编程] cpu

说明：基于现场可编程(FPGA)技术和硬件描述语言-CPU design can be made
<包小平> 在 2025-01-18 上传 | 大小：136kb | 下载：0

[VHDL编程] HardCamera

说明：The objective of this project is to create a driver for a camera module (we used the OV7620). After taking the image with the camera, the driver will store into the external asynchronous RAM, and then send it to the comp
<Joelmir J Lopes> 在 2025-01-18 上传 | 大小：5kb | 下载：0

[VHDL编程] RS232capture

说明：This approach, we feel, came very close to obtaining an image from the camera OV7620. Before we tried to capture a camera signal, we successfully transferred a test image from the FPGA s onboard RAM modules through RS232
<Joelmir J Lopes> 在 2025-01-18 上传 | 大小：39kb | 下载：0

[VHDL编程] divide

说明：It is n-bit sequential divider in verilog language
<Lisha> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] ram

说明：ram的vhdl源代码在colloy实现-ram in the vhdl source code to achieve colloy
<mamou> 在 2025-01-18 上传 | 大小：1.83mb | 下载：0

[VHDL编程] lab1

说明：lab1 report, with code -lab1 report, with codelab1 report, with code
<rui@rui.com> 在 2025-01-18 上传 | 大小：323kb | 下载：0

[VHDL编程] sopcniosexample

说明：通过quartusII的sopc构建一个简单的nios系统，里面还有简单nios实例，操作步骤很详细-Sopc through the quartusII to build a simple system nios, nios there is also a simple example of the steps in detail
<maylag_1> 在 2025-01-18 上传 | 大小：1.13mb | 下载：0

[VHDL编程] seven_segment

说明：用veirlog写成的七段显示器　可以把十进制转成七段显示器上面的显示数字-Paragraph written by veirlog display can display the metric system into the above paragraph shows that the number of
<Truman, Chien> 在 2025-01-18 上传 | 大小：2kb | 下载：0

[VHDL编程] state_machine_design

说明：这是讲解状态机的一个资料，里面讲解了摩尔和米勒状态机的设计实例，很详细且有实例。-This is a state machine on the information, which Moore and Miller explained the design of state machine instances, and there are examples of very detailed.
<maylag_1> 在 2025-01-18 上传 | 大小：471kb | 下载：0

[VHDL编程] ad_conv

说明：利用CPLD来控制AD进行电压采样，并将采样值输出-CPLD to control the use of AD to voltage sampling, and sampling the value of output
<帅> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] voltage_measure

说明：利用CPLD对输入信号测量幅度，保存数值-The use of CPLD measurement range of the input signal, save value
<帅> 在 2025-01-18 上传 | 大小：1kb | 下载：0

[VHDL编程] dig_scan

说明：将AD采样的八位比特转化为十进制数值大小，并用数码管动态显示-The AD sample into the eight-bit decimal numerical size, and dynamic display with digital control
<帅> 在 2025-01-18 上传 | 大小：1kb | 下载：0