[VHDL编程] 67506246SIN_fashengqi

说明：jiyu基于vhdl的 正弦波信号发生器的设计-the sin of design based on vhdl
<lcz85> 在 2025-01-22 上传 | 大小：398kb | 下载：0

[VHDL编程] FPGAUSB

说明：FPGA的USB接口设计，包括各种驱动文档，十分方便好用-FPGA design of the USB interface, including document-driven, very easy-to-use
<苏子> 在 2025-01-22 上传 | 大小：3.26mb | 下载：0

[VHDL编程] Verilog_code_for_AWGN

说明：verilog实现awgn信道噪声的代码，支持可变的信噪比。利用移位寄存器来实现伪随机序列。-verilog code for implementation of awgn channel noise. support variable snr. use LSFR to implement the pseudo random sequence.
<xiejin> 在 2025-01-22 上传 | 大小：10.07mb | 下载：0

[VHDL编程] fpga

说明：大量VHDL语言的实例，很多都是非常经典的例子，是我学习FPGA过程中不断积累的。-VHDL example of a large number of languages, many of them are very classic example is the process I am constantly learning FPGA accumulated.
<但的东> 在 2025-01-22 上传 | 大小：3.25mb | 下载：0

[VHDL编程] sopc_led_bf

说明：简单的LED片上控制LED灯，已经验证通过-Simple control of the LED chip LED lights, has already been verified through
<聂周> 在 2025-01-22 上传 | 大小：799kb | 下载：0

[VHDL编程] 8051_test2

说明：简单的8051的内核测试，已经验证通过，VLOGER编写-8051 simple test of the core, has been adopted to verify, VLOGER prepared
<聂周> 在 2025-01-22 上传 | 大小：1.39mb | 下载：0

[VHDL编程] Floating_Point

说明：简单的浮点的内核测试，已经验证通过，VLOGER编写-The core of a simple floating-point test has been adopted to verify, VLOGER prepared
<聂周> 在 2025-01-22 上传 | 大小：989kb | 下载：0

[VHDL编程] mem_test

说明：简单的存储器内核测试，已经验证通过，VLOGER编写-Simple memory core testing, has been adopted to verify, VLOGER prepared
<聂周> 在 2025-01-22 上传 | 大小：1.57mb | 下载：0

[VHDL编程] multiprocessor

说明：简单的乘法器的内核测试，已经验证通过，VLOGER编写-The core of a simple multiplier tests have verified through, VLOGER prepared
<聂周> 在 2025-01-22 上传 | 大小：2.44mb | 下载：0

[VHDL编程] seg7led

说明：简单的段码的内核测试，已经验证通过，VLOGER编写-A simple paragraph of the core test code has been adopted to verify, VLOGER prepared
<聂周> 在 2025-01-22 上传 | 大小：99kb | 下载：0

[VHDL编程] SouceCode_0f_DDR_SDRAM_Controller_by_VHDL

说明：VHDL语言编写的DDR RAM控制器的源码。-VHDL language source controller DDR RAM.
<SYQ> 在 2025-01-22 上传 | 大小：667kb | 下载：0

[VHDL编程] mult_8b_for

说明：本实验使用Verilog语言 通过FOR循环完成8bit乘法器功能，通过ISE仿真测试，可实现综合-Verilog language used in this experiment through the FOR cycle completed 8bit multiplier function, through the ISE simulation tests can be integrated
<jennycomeon> 在 2025-01-22 上传 | 大小：201kb | 下载：0